ACS Nano：用于超快存储器的极化隧穿晶体管
研究背景当前存储器领域的主要瓶颈是数据处理速度、数据存储容量、数据保留时间和制造工艺。虽然浮栅存储器(FGM)的操作速度相对较低，但由于其高数据存储容量和低制造成本，它仍然广泛应用于最先进的非易失性存储器应用中。例如，最近报道的基于FGM的NAND具有75 μs的低编程时间，导致高速片上存储器领域没有FGM。此外，随着器件规模的不断扩大，超薄体硅基FGM由于不可避免的界面悬键而遭受数据存储容量下降。具有原子层厚度的2D材料已经达到超薄材料的临界极限。此外，2D材料没有表面悬键。因此，基于2D材料的FGM可以克服数据存储容量的挑战。然而，2D材料基FGM也面临着操作速度低的挑战。理论上，理想的2D材料基FGM应该具有纳秒数量级的操作时间。近年来，2D材料基半浮栅结构的写入速度达到纳秒数量级，但其保留时间仅在秒范围内。具有小载流子隧穿势垒和原子级锐利界面的2D材料基FGM的操作速度也在纳秒量级。然而，这些超快FGM是使用多种2D材料在多步定点转移方法中制造的，导致制造复杂性和难度高。传统的FGM结构不能满足高操作速度、大数据存储容量、长保存时间和简单制作工艺的要求。因此，创新的存储器设计是非常需要的。
成果介绍有鉴于此，近日，清华大学任天令教授和伍晓明研究员（共同通讯作者）等提出了一种基于晶体管的非易失性类浮栅存储器件，该器件利用铁电材料PZT(PbO3)的极化效应来调节隧穿电子，用于对MoS2沟道层进行充电和放电。该晶体管被定义为极化隧穿晶体管(PTT)，并且不需要隧穿层或浮栅层。PTT的编程/擦除速度为25/20 ns，响应时间为120/105 ns，与基于范德华异质结的超快闪存相当。此外，PTT的消光比高达104，保留时间长达10年，并且制作工艺简单。本文的研究为下一代超快非易失性存储器件的发展提供了未来的指导方针。文章以“Polarized Tunneling Transistor for Ultrafast Memory”为题发表在著名期刊ACS Nano上。
图文导读
图1. 传统浮栅FET与PTT结构的比较。（a）传统浮栅FET结构。（b）PTT结构，陷阱层用于充放电功能，PZT用于维持充放电状态。（c）PTT的三维结构示意图。（d）PTT的光学图像。（e）PTT的AFM图像。（f）MoS2的拉曼光谱。
如图1a和b所示，PTT器件比传统的浮栅存储器件具有更简单的结构。图1c显示了PTT的三维视图。PTT是在干净的SiO2/p+2 Si衬底上制备的。图1d和e分别显示了PTT的光学和AFM图像。如图1e所示，MoS2的厚度为3.2 nm，表明MoS2大约有5层。在MoS2的拉曼光谱中，E2g1和A1g峰位置的差值为23 cm-1(图1f)，证实了MoS2大约为5层。
图2. 具有大存储窗口的PTT。（a）PTT的转移曲线。（b）Vg,max是扫描Vg的最大值，ΔVg与Vg,max有线性关系。
如图2a所示，PTT的转移曲线具有不同的存储窗口。存储窗口宽度(ΔVg)是由双扫描操作期间阈值电压的移动引起的。图2a显示了7.8 V的大存储窗口。如图2b所示，Vg,max为双扫描Vg的最大值，ΔVg与最大Vg,max值呈线性关系。通常，更大的存储窗口意味着PTT的存储容量更大，这预示着更好的存储性能。当双扫描操作时将Vg,max设置为10 V时，对应的ΔVg达到7.8 V，仅略低于Vg,max值，表明PTT具有较高的存储容量。
图3. 编程/擦除操作时PTT的能带示意图和功函数差异。（a-d）编程/擦除读操作时PTT的能带示意图。（e）PZT薄膜表面的微区AFM图像，可以用作陷阱层。（f）MoS2/陷阱/PZT异质结的AFM图像。（g）MoS2/陷阱/PZT异质结在Vg=-10、0和10 V时的SKPM图像。（h）功函数差曲线。
图3显示了PTT作为非易失性存储器的编程和擦除过程。如图3a所示，当对栅极施加正电压脉冲时，MoS2中的电子进入陷阱层，导致编程操作。如图3b所示，虽然去除了外电场，但由于PZT的极化效应，电子很好地保留在陷阱层中，达到编程状态。相反，当负电压脉冲施加到栅极(图3c)时，存储的电子可以移回MoS2，完成擦除操作。如图3d所示，当外电场关闭时，电子很好地保留在MoS2中，得益于PZT的极化效应，导致擦除状态。从图3e可以看出，PZT薄膜表面比较粗糙，在PTT中可以用作陷阱层。MoS2/陷阱表面的功函数差(ΔW)表示为ΔWT-M。如图3f-h所示，ΔWT-M=409 meV，Vg=-10 V时，MoS2/陷阱异质结的势能梯度为正，将电子从陷阱层释放到MoS2(擦除操作)；当Vg=10 V时ΔWT-M=-348 meV，导致MoS2/陷阱异质结的势能梯度为负，将电子从MoS2吸引到陷阱层(编程操作)。陷阱层的作用类似于浮栅晶体管中的浮栅层。
图4. PTT的存储原理和存储性能。（a） PTT的编程和擦除操作示意图。（b）施加相应的编程(25 ns +20 V)/擦除(20 ns -18 V)操作后，可实现PTT的编程状态(低电流)/擦除状态(大电流)。（c）施加编程/擦除操作后PTT阈值电压的实时变化。（d）通过施加交替编程/擦除操作测量的PTT的耐久性。（e）编程操作时间与编程脉冲电压的关系。（f）擦除操作时间与擦除脉冲电压的关系。
进一步进行表征以评估PPT的存储性能。如图4a(i)所示，当在Pt栅极上施加正电压脉冲时，PZT产生上电场，在皮秒内出现上极化场，导致沟道材料(MoS2)中的电子通过MoS2隧穿到PZT的表面陷阱层。如图4a(ii)所示，去除正电压脉冲后，上电场消失，但上极化场持续存在，电子可以被保持在陷阱层中，Ids处于低电流状态(编程状态)。这种行为是陷阱层的充电功能。如图4a(iii)所示，当向Pt栅极施加负电压脉冲时，PZT产生下电场，导致下极化场在皮秒内出现，使陷阱层中的电子隧穿回MoS2。如图4a(iv)所示，当去除负电压脉冲时，下电场消失，但下极化场持续存在，电子可以保持在MoS2沟道材料中，导致Ids处于高电流状态(擦除状态)。这种行为是陷阱层的放电功能。陷阱层的充放电行为都可以调节MoS2沟道材料的电导率，从而实现非易失性存储功能。如图4b所示，当向Pt栅极施加正电压脉冲(+20 V，持续25 ns)时，Ids被驱动到低电流状态(编程状态)，在Pt栅极上施加负电压脉冲(-18 V，持续20 ns)后，Ids可以被驱动回高电流状态(擦除状态)，这表明预期的超快存储功能已经成功实现。本文选择了-18 V的擦除电压和+20 V的编程电压，实现比约5 V矫顽力电压更高的擦除和编程速度。值得注意的是，PTT的超快操作速度与基于范德华异质结的超快闪存和市售的易失性动态随机存取存储器相当。由于负电压脉冲的擦除电场大于正电压脉冲的编程电场，因此擦除时间比编程时间短。低隧穿势垒高度和高栅极耦合比GCR是PTT具有超快存储功能的主要原因。在PTT结构中，由于没有固体隧穿层，隧穿势垒高度较低。PTT的消光比高达104，这可以归因于MoS2的高开/关比。此外，如果能够抑制编程状态噪声，则消光比将大大提高。在擦除-18 V(20 ns)后，阈值电压随着时间间隔增加而向右移动，而在编程(+20 V，25 ns)后，阈值电压随着时间间隔增加而向左移动。如图4c所示，编程/擦除阈值电压在106 s(近10年)后理论上有较弱的退化(下降24.3%/42.1%)，证实了PTT优异的数据保留特性，这是由于PTT的存储电荷密度(Q)较大。如图4d所示，耐久测量显示，即使在500个开关操作周期后，擦除和编程状态几乎保持不变，证实了PTT出色的重复性和稳定性。如图4e和f所示，编程/擦除时间随着编程/擦除电压增大而减小，这与浮栅存储器一致。
图5. PTT的超快编程/擦除操作。（a）20 ns fwhm的-18 V电压脉冲波形。（b）擦除操作后PTT的响应时间为105 ns。（c）25 ns fwhm的20 V电压脉冲波形。（d）编程后PTT的响应时间为120 ns。（e）施加周期性编程/擦除脉冲后PTT的顺序编程/擦除状态演示。
在这种超短编程/擦除电压脉冲(+20/-18，25/20 ns)下，PTT具有超快的响应时间(105/120 ns，图5a-d)。得益于其超快的响应时间，PTT理论上可以在超高频下工作。然而，连接到器件电流波形分析仪的半导体表征系统的极限工作周期为70 ms。如图5e所示，PTT在70 ms的极限工作时间内表现良好。在本文的研究中，PZT的俘获效应和极化效应都对存储操作有影响。PZT是一种铁电材料，由于其极化效应，可以维持较长的充放电状态。
总结与展望本文展示了基于PZT使能的MoS2 FET的PTT具有25/20 ns的超快编程/擦除速度，这可归因于低隧穿势垒高度和高GCR。此外，由于MoS2沟道材料无界面悬键，它具有很高的消光比104。由于结构简单，制造工艺也简单。此外，PTT在室温下具有10年以上的长保留时间。这项工作在克服现代非易失性存储器的瓶颈方面是一个巨大的飞跃。为了进一步减少超快非易失性存储器件的编程/擦除时间和电压，可以研究HZO作为PZT的替代品。本文的工作为基于新兴2D材料的高性能存储器奠定了坚实的基础。
文献信息Polarized Tunneling Transistor for Ultrafast Memory(ACS Nano, 2023, DOI:10.1021/acsnano.3c01786)文献链接：https://pubs.acs.org/doi/10.1021/acsnano.3c01786
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