Nat. Nanotechnol.：可扩展CMOS后端兼容的AlScN/二维沟道铁电场效应晶体管
研究背景电子器件及其内部传感器产生大量数据，迫切需要高速、节能的数据存储和处理。在传统以处理器为中心的计算中，处理器核心必须以不同的距离和速度遍历不同级别的内存，从而导致数据瓶颈和低效的数据处理。近年来，人们提出了采用垂直堆叠、密集、高效和紧密集成存储器的内存计算架构来克服这些数据处理瓶颈。传统的内存中计算架构主要是线的前端(即存储器与Si逻辑晶体管和外围电路在同一层上共存)，与之相比，垂直堆叠在线的前端上的存储器阵列可以在面密度和能量效率方面提供巨大的优势，并减少延迟。在单个单元层面，该方案需要一个快速、可靠和低能耗的非易失性存储器(NVM)，该器件可以很容易地与处理晶体管集成，而不会占用逻辑层的宝贵空间。这推动了对与后端加工(BEOL)兼容的材料和器件的需求。因此，NVM器件和Si CMOS逻辑的单片三维(M3D)集成不仅从使存储器更接近处理单元的角度来看是可取的，而且这种方法还可以减少数据瓶颈问题并增加芯片级集成密度。随着铁电(FE)材料的最新进展，铁电场效应晶体管(FE-FET)被认为是用于M3D集成的最有前途、紧凑且节能的NVM候选者之一，因为它允许非破坏性读取操作。
成果介绍有鉴于此，近日，美国宾夕法尼亚大学Deep Jariwala和Roy H. Olsson III（共同通讯作者）等提出了使用2D MoS2沟道和AlScN铁电材料的后端兼容FE-FET，所有这些都是通过晶圆可扩展工艺生长的。在~80 nm的沟道长度下，制备了存储窗口大于7.8 V、开关比大于107、导通电流密度大于250 μA um-1的FE-FET阵列。通过扩展，除了4位脉冲可编程的存储器特性外，FE-FET显示出长达10年的稳定保留时间，并且耐久性大于104个周期，从而为具有硅CMOS逻辑的2D半导体存储器的三维异质集成开辟了新道路。文章以“Scalable CMOS back-end-of-line-compatible AlScN/two-dimensional channel ferroelectric field-effect transistors”为题发表在顶级期刊Nature Nanotechnology上。
图文导读
图1. AlScN/MoS2 FE-FET器件结构与电学特性以及AlScN的FE性质。（a）MoS2/AlScN FE-FET的示意图。（b）FE-FET阵列的SEM图像。（c）MoS2/AlScN FE-FET的横截面亮场TEM图像。（d）MoS2/AlScN界面相衬晶格图像。（e）FE-FET的能量色散X射线光谱成像。（f）Al0.68Sc0.32N在10 kHz下的J-E迟滞回线。（g&h）典型AlScN/MoS2 FE-FET的室温半对数转移特性。（i）代表性45 nm AlScN/MoS2 FE-FET和50 nm SiO2/MoS2的室温半对数转移特性。（j）代表性100 nm Al0.68Sc0.32N/MoS2 FE-FET在不同栅极电压(VG)下的线性输出特性。
图1a显示了MoS2/AlScN FE-FET的示意图。它是用沉积在4英寸Pt(111)/Ti/SiO2/Si或Al(111)/蓝宝石晶圆上20、45或100 nm厚的Al1-xScxN FE介电薄膜制成的。在AlScN沉积过程中，衬底温度保持在350℃，符合BEOL兼容的热预算。采用大面积单层MoS2作为FE-FET的沟道材料。通过化学气相沉积CVD 1、金属-有机化学气相沉积(MOCVD)和CVD 2三种不同的方法在2英寸蓝宝石晶圆上制备了大面积MoS2薄膜，并将其转移到20/45/100 nm AlxSc1-xN薄膜上进行器件制造和测试。通过SEM和TEM对器件表面形貌和界面结构进行了表征。如图1b和c所示，该FE-FET的沟道宽度为20 µm, LCH为500 nm。该LCH进一步大幅缩小至~78 nm(图2a)，MoS2和AlScN界面的相衬晶格图像结合元素分析显示，晶体AlScN顶部有单层MoS2。没有证据表明AlScN上存在氧化层(图1d和e)。尽量减少与半导体形成界面的AlScN顶部表面的氧化对于避免FE-FET的严重性能下降非常重要。然后，在金属-AlScN-金属结构电容器上测量溅射的Al1-xScxN样品的电流密度-电场(J-E)迟滞回线，研究其矫顽力场(Ec)。在10 kHz激励下提取-4.5/5.1 MV cm-1的值(图1f)。与以前的报道一样，在回路中观察到与极化相关的漏电。所有制备的长沟道(LCH=500 nm)FE-FET(基于三种不同类型的大面积MoS2和100 nm Al0.68Sc0.32N薄膜)均呈现逆时针迟滞的ID-VG图，在VDS=1 V时，其MW非常大，约为18 V，开/关比高达107，导通电流密度为71 μA μm-1(WCH=20 μm)(图1g)。在高于Ec的正(负)栅极电压下，FE极化被切换到指向沟道(与沟道相反)的方向，因此，电子在沟道中积累(耗尽)，导致低阈值电压(LVT)(高阈值电压HVT)状态。为了实现FE-FET与Si CMOS的低能耗和M3D集成，必须降低切换电压。实现这一目标的一种方法是减少AlScN厚度并增加Sc合金浓度。如图1所示，最大MW的FE切换电压从100 nm厚Al0.72Sc0.28N的20 V降至45 nm厚Al0.68Sc0.32N的10 V和20 nm厚Al0.68Sc0.32N的5-6 V。因此，MW也分别从21.0 V降低到7.8 V和1.0-4.0 V。为了证实在FE-FET中观察到的FE切换的证据，比较了50 nm SiO2/MoS2 FET和45 nm AlScN/MoS2 FE-FET之间的转移曲线。这些FET使用相同的CVD MoS2，制造工艺和器件尺寸，除了栅极绝缘体。如图1i所示，SiO2/MoS2 FET的转移曲线为顺时针迟滞回线，这源于电荷俘获，而AlScN/MoS2 FET的转移曲线为逆时针迟滞回线。此外，即使栅极电压的扫描范围窄了三倍(-10至10 V)，AlScN/MoS2 FE-FET的电流水平和开/关比也分别约为SiO2/MoS2 FET的104倍和5×104倍。这一观察结果证实了AlScN/MoS2结构中的FE切换。图1j为器件的输出曲线，在VDS为3 V时，导通电流密度为252 μA μm-1。这是在没有任何沟道掺杂或接触电阻工程的情况下在2D沟道FET中获得的最高电流密度值之一，进一步突出了高Pr FE材料(如AlScN)的重要性。
图2. 缩放的AlScN/MoS2 FE-FET阵列。（a）放大的SEM图像，确定FE-FET的沟道长度。（b）45 nm Al0.68Sc0.32N/MoS2 FE-FET阵列在室温下的半对数转移特性，沟道长度约为80 nm(共130个器件)。（c）归一化MW和导通状态电导率的比较。（d-f）FE-FET阵列LVT和HVT状态，最大开/关电流和VG为0 V时开/关电流的分布。
接下来，在保持沟道宽度的情况下，FE-FET的LCH值从500 nm大幅缩放到78 nm(图2a)。此外，还进行了器件阵列上的器件指标评估。这些器件在转移特性和MW方面显示出明显的重叠(图2b)。值得注意的是，即使在LCH和AlScN厚度急剧缩小后，FE-FET也保持了~8 V的大MW和大于106的开/关比。这是因为AlScN的Pr值很高，这使截止电流保持在低水平。这些结果是由于MoS2的原子薄体积，它允许优越的静电控制。为了评估FE-FET的性能，从以前的报告中提取了一个比较归一化MW和导通状态电导率的图(图2c)。由于MW随着FE材料厚度增加而增加，因此归一化到FE材料厚度的MW是最公平的比较指标。同样，导通状态电导率也是沟道宽度/长度和漏极电压的归一化指标。从图中可以看出，与其他2D沟道FE-FET相比，本文FE-FET的归一化MW和导通电导率都是最高的。同样值得注意的是，即使AlScN的厚度从100 nm减少到45 nm，归一化的MW和导通状态电导率值也保持不变。这表明在不降低性能的情况下，在未来的工作中进一步缩小AlScN厚度的可能性。然后，还显示了MW(图2d)和开/关比(图2e和f)的统计分析。值得注意的是，HVT的变化比LVT大，这可能与p+极化的AlScN的电阻性漏电流更大有关。此外，在VG为0 V时，开/关MAX和开/关比的平均值分别为1.6×106和2.3×105。器件间转移曲线的这些变化主要源于大学实验室/洁净室级器件制造工艺和沟道不均匀性，这可以通过先进制造工艺以及改进的MoS2合成和AlScN沉积工艺来减少。
图3. 缩放FE-FET中电压脉冲诱导的FE切换的电学表征。（a）施加宽度为40 ms，振幅为±12 V的PRG或ERS脉冲后，沟道长度约为80 nm的45 nm AlScN/MoS2 FE-FET的半对数转移特性。（b）PRG/ERS脉冲为40 ms，±12 V，持续105 s后，提取的VTH的保留测量。（c）为实现相同的VTH移动，脉冲宽度和脉冲幅度的权衡关系。（d）提取的漏极电流的写入耐久性测量。
其次，研究了施加不同脉冲幅度和宽度时电压脉冲诱导的FE切换。电压脉冲诱导的FE切换很重要，因为FE-FET在基于电阻状态脉冲编程和擦除的电路应用中工作。如图3a所示，在施加编程(PRG)或擦除(ERS)脉冲后，使用6至-5 V的窄直流栅极电压扫描测量缩放FE-FET的转移特性，其中电压范围低于切换电压(图3a)，这些脉冲可以控制FE-FET的阈值电压(VTH)从初始状态改变到LVT或HVT。需要注意的是，在许多FE材料中，对于FE切换，脉冲宽度和脉冲幅度之间存在着明显的权衡关系，即脉冲宽度越短，脉冲幅度就越高，反之亦然，两者之间是频率的幂关系(图3c)。脉冲宽度和脉冲幅度之间的权衡通过频率相关的I-E迟滞回路进一步得到证实。不仅是编程和擦除，理解和评估这些状态的非易失性保留也同样重要。在FE-FET器件中，在室温空气中测量了FE-FET的LVT/HVT保留(图3b)。FE-FET表现出稳定的保留特性，即使在趋势延长到10年的时间尺度后，也显示出大于3 V的大MW。即使在较短的PRG和ERS脉冲宽度下，这种稳定的保留也是可重复的。除了时间相关的保留性能外，该器件还表现出超过10,000个周期的稳定切换耐久性，并保持开/关比(图3e和f)。
图4. 缩放FE-FET器件的多位操作。（a）在施加幅度为10-12 V、宽度为40 ms的PRG或ERS脉冲后，从30个缩放FE-FET测量到的2位操作。（b）2位VTH状态的保留，最多保留1000 s。（c）在施加幅度为9-12 V、宽度为40 ms的PRG或ERS脉冲后，从缩放FE-FET测量到的4位操作。（d）归一化的7位LTP/LTD曲线。（e）LTP/LTD曲线的周期间变化。（f）识别率与训练次数的关系。
电压脉冲诱导的电阻和VTH切换是FE-FET的重要属性，因为它们可以作为电压幅值和电压持续时间的函数进行可调，以诱导沟道下FE畴的部分切换。部分切换的这种性质是由于FE畴切换的随机性。本文从多位运算的角度探讨了FE-FET存储器的这一特性。为了提高每个NVM单元的有效数据密度，多位操作是现代存储器的一个关键特征。尽管单个FE-FET的器件性能在闪存技术上已经达到或超过了浮栅FET，但即使是基于HfOx的FE-FET，其多位演示仍处于起步阶段，并且从未在氮化FE材料上进行过演示。FE-FET的大MW是由于AlScN的大Ec，这是在BEOL兼容的FE-FET中演示多位存储的有利性质。图4a显示了从30个缩放FE-FET测量的2位操作的成功演示。这四种存储状态具有相对紧密的分布，这是可扩展且可靠多位存储技术的关键要求。如图4b所示，所获得的2位VTH状态也表现出长达103 s的稳定保持。通过更精细地区分VTH值，可以在FE-FET中演示甚至4位操作(图4c)。这种多位运算表明在FE-FET沟道下包含多个FE畴，并且这些畴可以被PRG脉冲部分极化。最后，本文给出了FE-FET脉冲编程操作的7位(128)电导状态。图4d显示了128个连续增强(VP)和抑制(VD)脉冲对FE-FET突触权重的更新。观察到这种LTP/LTD行为在扩展性能方面是可靠的，在至少8000个PRG脉冲中没有退化(图4e)。最后，使用开源代码NeuroSimV3.0进行基于多层感知器(MLP)的人工神经网络(ANN)仿真(图4f)。这里设计的神经网络由400个输入神经元、100个隐藏神经元和10个输出神经元组成，每个神经元通过包含器件非线性参数的人工突触完全连接。基于LTP/LTD曲线的最大精度达到了非常高的94.26%(软件模拟为96.19%)。
总结与展望本文展示了可扩展且CMOS BEOL兼容的FE AlScN的NVM应用，具有小于1 nm厚的2D沟道，沟道长度可达~80 nm。FE-FET的稳定存储性能，加上其可扩展性和低温集成，为Si CMOS逻辑晶体管的垂直异质集成提供了一个很好的案例。本文的研究工作展示了高性能，稳定，可扩展且BEOL兼容的2D+FE存储技术，这是2D存储技术和FE材料的关键发展。此外，本文的工作为通过在Si逻辑层上单片构建致密、高性能且快速的NVM来取代闪存以及最终取代高带宽易失性存储器(如动态随机访问存储器)打开了大门。
文献信息Scalable CMOS back-end-of-line-compatible AlScN/two-dimensional channel ferroelectric field-effect transistors(Nat. Nanotechnol., 2023, DOI:10.1038/s41565-023-01399-y)文献链接：https://www.nature.com/articles/s41565-023-01399-y
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