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简介
异质集成是推动人工智能（AI）和高性能计算（HPC）硬件发展的关键因素。本文涵盖异质集成技术的各个方面，包括芯片到芯片集成、基板集成、光电共封装器件 （CPO） 以及最先进的实施实例。
芯片到芯片集成技术 晶粒到晶粒集成是异质集成的重要组成部分。电子连接之间的距离要尽量缩短，或采用光学/无线互连或 CPO 等替代途径。SiPlus 根据所涉及的元素对芯片到芯片集成进行了分类：BEOL（线路后端）、FEOL（线路前端）、铜柱、微凸块和 TSV（硅通孔）。这一分类系统与不同公司的商品名称相对应。
有几种键合方法，如面对面键合、背对背键合和混合键合。混合键合有利于高带宽内存（HBM）等技术的发展。
异质集成流程 晶粒到晶粒的集成过程包括 RDL（再分布层）形成、晶圆凸块和组装等步骤。下面说明了这一工艺流程中的各个步骤。
基片集成 基片集成是异质集成的另一个关键环节。SiPlus 建议使用 2.XD 结构来理解和分类不同的基底集成方法（表 1）。
表 1. 商业代号到 2.XD 的转换。
该分类系统考虑了两个部分的集成：芯片（芯片到芯片集成）和基板（基板到基板集成）。基板集成所涉及的元件包括 BEOL/RDL、ABF/PP（Ajinomoto Build-up Film/Pre-Preg）、TLV（Temporary Lattice Via）、TSV 和焊料。
SiPlus 可在 2.XD 范围内提供无 TSV 集成基底解决方案，与基线方法相比，具有更好的电气性能、成本效益、散热性和更低的碳足迹（表 2）。
表 2. 无 TXV 2.XD 集成基板解决方案
集成电桥解决方案 SiPlus 的集成电桥解决方案解决了芯片到基板互连中组装多个电桥的难题。这些桥接器经过光刻定义和集成，适用于需要多个细间距桥接器的芯片组装。
用于人工智能的大基板 人工智能应用需要大面积基板（如 50x50mm、100x100mm、150x150mm、200x200mm）、精细的 RDL 线（10μm、5μm、2μm、1μm、0.5μm）、出色的平面度，以及减少 Z 方向的总厚度，以获得更好的电气性能和热传导。
铜线路形成 减法、半加法（M-SAP）和全加法工艺可用于基板和印刷电路板的铜线路形成。要提高铜线质量，就必须解决欠切、表面粗糙度和尺寸变化等问题。
对于精细线路，可采用掀离和 CMP（化学机械平坦化）工艺等技术，使双介电层上的铜线细至 1.7 微米。
精细线路的形成需要低介电常数、低耗散因子和低 CTE（热膨胀系数）的介电材料。
2.0D 结构的优势 2.0D 结构结合了薄膜 RDL 层和 ABF 层，中间没有焊料，具有以下几个优点： 使用更少的直接材料（无 TSV、TLV 或焊料） 制造工艺更少（无 TXV 或焊接） 减少表面处理层 更好的电气和热性能 持久的工艺优势（成品率更高，测试更少）
总体而言，这是一种高性能、低成本和低碳足迹的解决方案
基底平面度和玻璃芯 保持基底平面度对于细间距要求非常重要。SiPlus 已经展示了采用 60x60mm 基板的 2.2D 结构，并通过了 1000 倍 TCT 可靠性测试。
与有机芯相比，玻璃芯具有更高的尺寸稳定性、平整度和更大基板尺寸的潜力等优势。玻璃芯可实现更高的 TGV（临时玻璃通孔）密度，并降低 ABF 层要求。
光电共封装器件（CPO） CPO 技术对高性能数据中心很重要，可实现高效数据传输并降低能耗。台积电、英特尔和 Ayar Labs 等公司正在开发 CPO 解决方案。
举例说明：苹果 M1 Ultra Apple M1 Ultra 是先进异质集成的典范，采用台积电的 InFO-L（集成扇出）技术，结合了两个 M1 Max 芯片和 8 个 DRAM 封装。采用硅桥（UltraFusion）连接两个芯片、扇出 RDL 层、嵌入式硅电容和金属盖。
未来可能的 HPC 结构 未来的高性能计算结构可能包含多个 HBM 堆栈、光纤互连和嵌入式主动网络芯片等功能。
结论 异质集成技术对人工智能和高性能计算硬件开发很重要。关键要求包括具有精细线路功能的大型基板外形尺寸、出色的平面度和翘曲控制、低介电常数和耗散因子材料，以及与 CPO 技术的集成。SiPlus 的集成基板 2.XD 系列可通过降低整体基板高度、提供良好的电气和热性能、实现具有翘曲控制功能的大型玻璃基板以及提供低碳足迹解决方案来满足未来人工智能基板的这些需求。对于异质集成技术中的创新结构、工艺和材料解决方案而言，这是令人兴奋的时期。
参考文献 [1]D. C. Hu， "Review of Heterogeneous Integration Technology，" presented at the 2024 International VLSI Symposium on Technology， Systems， and Applications （VLSI TSA）， Apr. 22， 2024.
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