集成电路异构集成封装技术

摘要：随着集成电路临界尺寸不断微缩，摩尔定律的持续性受到了越来越大的挑战，这使得不同类型芯片的异构集成技术成为后摩尔时代至关重要的技术趋势。先进封装技术正在经历一场转型，其关注点逐渐从单一器件转向整体系统性能和成本。传统的芯片封装正朝着三维堆叠、多功能集成和混合异构集成的方向发展，以实现集成产品的高度集成、低功耗、微型化和高可靠性等优势。概述了芯片异构集成封装技术的发展轨迹和研究现状，并探讨了面临的技术挑战以及未来的发展趋势。0 引言经过几十年的快速发展，大规模集成电路已成为信息技术的支柱。随着IC 制造工艺的持续进步，7 nm工艺已进入量产阶段，而5 nm 和3 nm 工艺也在不断推进[1-2]。每一次工艺节点的突破都带来了更卓越的性能和更低的功耗。然而，由于IC 制造工艺的日益复杂，流片成本也随之急剧上升，给芯片设计带来了巨大挑战。摩尔定律和登纳德缩放比例定律的放缓和停滞加剧了这一问题的严重性[3]。随着IC 制造工艺的不断升级，芯片的性能提升效益逐渐变得越来越不划算。业界和学术界普遍认为，我们已经进入了后摩尔时代。先进制程芯片的晶体管尺寸已经接近量子物理极限，这导致了在先进工艺下开发系统级芯片（SoC）所需的投入巨大而困难[4-6]。同时，当前国际环境日益复杂，国际上半导体产业的竞争与封锁也在不断加剧。在这一背景下，利用现有的成熟制程芯片，通过高密度组装实现多功能集成的先进封装技术应运而生，异质异构集成封装技术悄然崭露头角，成为延续摩尔定律的重要途径，同时也是当今微电子技术的重要发展方向之一。本文旨在通过综述异构集成的进展、研究现状和应用，为今后异构集成的进一步研究和应用提供参考。1 异构集成的背景、发展路线图以及挑战作为当前备受关注的技术，异质异构集成封装通过将不同类型的芯片、器件或材料集成到同一封装中，实现了功能的增强和操作特性的改进[7]，图1 为多芯片异构集成结构示意图。这种封装方式突破了传统的平面限制，为电子器件功能的多样化应用和更高级别的性能提供了可能性。例如，将图形芯片、处理器以及射频模块集成在一起，可以为智能手机带来更强大的计算、图像处理和通信能力[7-8]。

1.1 异构集成的背景和发展
20 世纪90 年代，随着集成电路技术的不断发展，人们开始意识到单一芯片集成的局限性，因此开始探索多芯片异构集成的可能性[9]。异构集成的发展和演进如图2 所示。在这一时期，主要的异构集成形式是通过传统的封装技术将不同功能的芯片封装到同一系统中，如多芯片模块（MCM）。进入21 世纪后，随着半导体制造工艺的进步，2.5D 和3D封装技术开始崭露头角[10-11]。到2010 年，2.5D 封装技术迅速发展，2.5D 封装是MCM 向3D 封装演进的过渡阶段。在2.5D 封装中，多个芯片被放置在一个共享的封装基板上，通过转接板进行连接。例如，高性能计算使用2.5D 封装的中间层技术来实现重布线层（RDL）。RDL 技术可以提供更高的性能和更低的功耗，但仍然受到基板尺寸的限制。3D 封装是在2.5D 封装的基础上发展而来的，它允许多个芯片在垂直方向上堆叠，并通过垂直互连技术进行连接，而不再依赖于共享的封装基板。这种垂直堆叠的方式可以显著提高集成度、性能和能效，同时减小封装的尺寸。相比之下，移动和物联网市场的消费电子中的芯片在设计规则上要求不那么严格，不必采用昂贵的中间层，而是选择使用高密度扇出（HDFO） 封装技术将互连层嵌入到相关模具中，例如集成式扇出型封装（InFO）技术，它提供了在同一封装中实现不同功能芯片集成的方法，从而实现了异构集成。随着对更高级别集成需求的不断增加，混合键合技术结合了传统的键合和3D 封装技术，通过直接键合金属与金属，实现不同芯片之间的高密度互连。这种技术实现了更高的信号传输速度、更低的功耗和更紧凑的设计，推动异构集成技术进一步发展。这些技术突破为异构集成技术的发展打开了新的局面。随着技术的进步和市场需求的不断演变，异构集成技术逐渐走向成熟。在移动通信、人工智能、汽车电子等领域，异构集成技术得到了广泛的应用。例如，在人工智能领域，异构集成技术被用于实现定制化的芯片设计，以提高系统的整体性能和灵活性；在汽车电子领域，异构集成技术被用于实现多功能芯片的集成，以提高系统的集成度和性能。


1.2 异构集成路线图

2016年，电气与电子工程师协会（IEEE）和国际半导体产业协会（SEMI）共同支持并发布了异构集成路线图（HIR），确定了与系统集成技术相关的未来挑战和潜在解决方案[12-13]。HIR确定了3种主要技术路径：系统级封装（SiP）、晶圆级封装（WLP）以及2D、3D 互连。SiP技术已成熟并广泛应用于现代世界，在全球电子市场创造了万亿美元的价值。智能手机是最常见的例子，其有效地采用了异构集成，并验证了摩尔定律的延续[5]。WLP 是在硅晶圆上或以晶圆尺寸重组时对其进行封装，主要分为2种类型：扇入型和扇出型。扇入型WLP 封装的封装尺寸与芯片尺寸相同，而扇出型WLP则具有比芯片更大的封装尺寸[14]。一些行业参与者已经开始在整个硅晶圆上尝试大规模多芯片集成，通常将其称为晶圆级集成（WSI），如台积电的CoWoS技术。自2016年以来，硅中介层技术已被用于在2D 配置中集成高带宽存储（HBM）芯片和处理器。硅中介层可将采用不同制造技术的分立模块化IP 集成到单个封装上，从而实现紧密耦合。如果采用多芯片架构，即2个或更多芯片倒装连接，这样的架构被称为2.xD 架构，这是对传统2D架构的增强。未来异质集成所需的技术发展路线图如表1 所示，其中清楚地展示了2022—2023年已开发的工艺，以及2024—2035 年需要开发的工艺及主要工作。为满足硅中介层工艺的要求，需要设计多层的RDL，并且基板的厚度需要减薄至50 μm或更薄。重建扇出技术则需要实现低于1 μm的线宽/线距（L/S）。互连模式也正在经历从传统焊接向混合键合方向的转变。后续开发工作将专注于芯片到芯片（D2D）和芯片到晶圆（D2W）的混合键合方式，以满足未来的性能和成本目标。


1.3 异构集成的优势以及挑战
传统上，半导体行业试图将所有功能集成到单一芯片中，然而这导致芯片变得越来越昂贵且尺寸越来越大。异构集成通过结合不同工艺节点和技术来解决这个问题，持续提高功能密度并降低成本，从而推动电子产品成本的降低和性能的进步。异构集成对于芯片保持更高性能、更低延迟、更小尺寸、更轻质量、更低功耗和更低成本至关重要。异质异构集成所面临的最大挑战是互连技术的复杂性，包括不同物理场（如电磁、热、力等）的耦合、多材料（如硅、III-V 族半导体、陶瓷等）集成以及多功能协同。解决不同类型芯片之间的互连问题，确保信号传输的稳定、高速、低延迟，是实现异质异构集成的关键[9-11]。这需要设计和制造复杂的互连架构，结合制程、材料、工艺和结构的协同机制，同时解决信号完整性和电磁干扰等问题。只有克服了互连技术的挑战，异质异构集成才能实现多功能、高性能的应用，进一步推动技术的进步。2 扇出型晶圆级封装扇出型晶圆级封装（FOWLP）的概念最早由德国英飞凌提出，自2016 年以来，业界一直致力于FOWLP技术的发展。这种封装架构具有较大的灵活性，适用于多样的应用场景，能够在晶圆级别上集成多种功能芯片，包括逻辑、存储器、功率IC、射频和无源元件等，从而实现多功能、高性能和低功耗的目标[15]。扇出型封装是指芯片焊盘通过扇出方式从芯片的边缘通过RDL和焊球与PCB连接，图3为扇出型晶圆级封装结构以及扇出区域演示图。RDL工艺有效地增加了芯片可用的布线区域，并降低了成本。目前，扇出型封装基本分为3 类：先上晶芯片面朝上（Chip First-Face Up），先上晶芯片面朝下（ChipFirst-FaceDown），后上晶（Chip Last）或称先RDL（RDL First）。与ChipFirst 工艺相比，Chip Last（RDL First）工艺具有更高的复杂度和制作成本。


FOWLP不仅在移动设备领域得到广泛应用（用于封装处理器、存储器、射频芯片等），还逐渐扩展到了汽车电子（用于封装处理器、传感器、控制单元等）、人工智能（用于封装学习芯片、神经网络处理器等）、物联网等领域。灵活的封装架构和多功能特性使得其能够适应不同应用场景的需求。基于扇出型晶圆级封装的产品有很多，例如苹果A10 芯片、赛灵思ACAP、英特尔Lakefield芯片等。2.1 台积电InFO技术InFO技术是台积电于2016年推出的一种扇出型（FO）封装技术。InFO 技术是将芯片直接放置在基板上，通过RDL实现芯片和基板的互连，无需使用引线键合，RDL在晶圆表面形成，可以为键合垫片重新分配更大的间距，从而允许更多的I/O连接，实现更紧凑和高效的设计。InFO技术在2016年的苹果A10芯片上得到应用，并衍生出新的技术应用：InFO-oS、InFO-LSI、InFO-PoP以及InFO-AiP等[16]。图4为InFO技术及其衍生应用的封装结构示意图。InFO-oS技术可集成多个高级逻辑芯片，在封装内部实现更高的集成度，适用于5G组网应用。InFO-LSI技术类似于英特尔的嵌入式多芯片互连桥接（EMIB）技术，可以实现极致的互连带宽和成本的折中，其利用硅基互连的方式实现不同芯片层之间的连接。该技术允许在同一封装内部进行高速信号传输，从而提高了系统的性能和功耗效率。InFO-LSI技术适用于需要高速信号传输和通信的应用领域，如高性能计算、人工智能、通信和网络设备等领域。这些领域通常需要在封装层内部进行复杂的数据处理和通信，因此，InFO-LSI 技术具有重要意义。InFO-PoP 技术是一种将InFO 与PoP 相结合的技术。这种技术通常用于需要同时集成多个芯片的应用场景，如移动设备等领域，可以实现更高的集成度和更多的功能。InFO-AiP 技术是一种在InFO 封装中集成天线的技术。这种技术可以将天线直接集成在封装中，从而实现更紧凑的设计和更好的信号传输性能。InFO-AiP 技术通常用于移动设备、物联网和通信设备等领域，可以实现更优异的无线连接性能[15-16]。




2.2 FOWLP在MEMS传感器封装中的应用

FOWLP技术可用于实现多传感器堆叠。压力传感器和专用集成电路（ASIC）堆叠封装结构如图5 所示，该封装结构被组装在一个加速度传感器和ASIC封装的背面，并通过模具通孔实现3D布线[6,18]。压力传感器的封装采用了Chip First 方法和基于薄膜的RDL的FOWLP技术；加速度传感器和ASIC的封装采用了基于双面树脂涂层铜重新分配的FOWLP 技术[18]。该技术的优点是可以直接实施激光钻孔，以实现从封装底部到顶部的3D布线。




在人工智能和5G 通信等产品的推动下，FOWLP技术在移动通信、高性能计算、自动驾驶汽车和物联网等领域展现出广泛的应用前景。Chip First封装形式适用于便携式、移动和可穿戴产品，以及射频/ 模拟、PMIC、AP、低端ASIC、CPU 和GPU 等IC 的封装。预计未来5年内，Chip First 将成为最常用且广泛应用的封装方式。而针对高端CPU、GPU、ASIC 以及超级计算机、服务器、网络和电信产品的FPGA等IC器件，Chip Last（RDL First）的封装形式可能更为适用。3 2.5D/3D异构集成2.5D/3D 异构集成通常通过TSV转接板技术实现。通过带有TSV的无源或者有源载板，可以实现多个芯片间的高密度连接[3]，再与有机基板互连，以提高系统的集成密度。TSV转接板异质异构集成的典型结构如图6 所示，采用TSV、微凸点和RDL 实现芯片或芯粒的垂直和水平互连。该技术可以有效解决有机基板布线密度不足、信号延迟大、带宽限制等问题。20世纪80 年代，日本提出了3D IC制造的概念，利用TSV垂直互连，实现各个单元（处理器、存储器等）之间的信号传输和互连，并逐步放大互连，最终实现与基板和PCB 的连接[5]。目前，TSV 已成为学术界和工业研发中的热点。


3.1 TSV技术
TSV 技术的基本原理是在硅基晶圆上制备由导电材料填充的通孔，TSV 是基于硅基晶圆，利用光刻技术和干湿蚀刻工艺在晶圆上形成的导电通孔结构。这些通孔被填充了导电材料（通常为铜），形成垂直导通，以在芯片内部实现硅背面与正面有源区或金属布线层之间的电气导通，取代了传统的引线键合方式。TSV 制造的关键步骤包括TSV 蚀刻、绝缘材料（如二氧化硅或氮化硅）沉积、阻挡层（如钛或钛钨）沉积、金属（如铜或钨）种子层沉积、电化学电镀铜、去除多余铜以及处理背面TSV-Cu外露等。这些步骤的精密执行确保了TSV的精确制造，实现了芯片内部的垂直互连，为2.5D/3D异构集成提供了关键的技术支持。TSV 技术的主要优势在于高集成度和高密度连接能力，通过缩短信号传输路径和减小外形尺寸，实现了更快的数据传输速度和更高的带宽，尤其适用于高性能计算和通信应用。然而，TSV 技术也面临制造复杂度高、成本昂贵以及热失控等挑战。尽管如此，它仍然被广泛应用于处理器芯片以及MEMS 领域的3D 封装，并在提升芯片性能和密度方面发挥了关键作用。3.2 CoWoS技术台积电的CoWoS 2.5D封装技术是将逻辑计算芯片和存储芯片集成到转接板上，并通过高密度走线实现与封装载板的互连。根据中介层材料的不同，CoWoS 技术可以分为CoWoS-S、CoWoS-R、CoWoS-L3 种，如图7 所示。2011年，台积电正式推出CoWoS技术，采用65 nm 工艺，线宽为0.25 μm，可实现4 层布线，为FPGA、GPU等高性能产品的集成提供解决方案。2016 年，英伟达推出了绘图芯片GP100，采用CoWoS 技术；2017 年，Google在AlphaGo 中使用的TPU 2.0 也采用了CoWoS 技术；2017 年，英特尔的Nervana神经网络处理器芯片同样交由台积电代工，采用CoWoS技术。




3.3 3D Foveros技术

2019 年，英特尔推出了基于TSV 的3D Foveros技术，这是一种先进的3D面对面芯片对芯片键合工艺技术[20]。该技术首次将芯片堆叠扩展到高性能逻辑芯片，并将芯片作为主动中介层，通过3DTSV 连接上下层的凸块，实现层间通信，3D Foveros堆叠集成结构如图8所示。Foveros技术通过垂直堆叠不同类型的芯片，实现了更高的功能密度、更强大的性能和更高的能效。该技术将不同IP和成熟工艺整合在一起，从而有效地简化了设计、测试以及流片步骤，节省了时间和资源，并显著加速了产品的研发进程[20]。目前，Foveros技术已被成功应用于MAX 系列GPU 所采用的PonteVecchio 芯片中，在人工智能和高性能计算领域取得了良好的应用效果。


2020 年7 月，英特尔推出了笔记本处理器芯片“Lakefield”，采用新型高密度Co-EMIB 互连技术，该技术结合了2.5D EMIB和3D Foveros 封装技术，可在封装内的芯片之间实现2.5D/3D连接，为计算机创建了高性能GPU[21-22]。近年来，2.5D/3D 集成在高性能计算等领域扮演着重要角色。然而，支持带有TSV 的芯片堆叠方法仍然相对有限，且在互连结构和材料方面存在一定限制。目前，大多数器件晶圆中的TSV 制造多采用Via-Middle方式，而组装过程则是通过微凸点键合技术中的CoW方式完成。台积电的CoWoS技术路线图显示，无源TSV 转接板的尺寸持续扩大，这可能引发翘曲和可靠性挑战。为了解决这一问题，需要底部填充工艺来应对芯片与转接板、转接板与封装基板、封装基板与PCB之间可能存在的可靠性问题。4 混合键合技术混合键合技术是实现3D异构集成的重要方法之一，特别是在互连间距小于10 μm的情况下[3]。混合键合是一种永久性键合工艺，能同时集成不同芯片的介电材料（SiOx）与临近的金属（例如Cu）层，即所谓的直接键合互连（DBI）技术。首先，通过化学机械抛光使介电材料表面粗糙度小于0.5 nm（均方根值），并在介电材料表面下方的金属区域形成一定程度的凹陷[8,23]。被干燥的等离子体激活的电介质表面在室温下会立即黏合在一起。金属与金属的结合发生在随后的退火过程中，利用金属的膨胀填充间隙并形成一定的内部压力，促使金属原子在界面上扩散，形成良好的金属与金属键合，混合键合的工艺过程如图9所示。混合键合过程有效地最小化了键合过程中的铜氧化反应。与TSV技术相比，混合键合技术能够实现不同芯片层的直接互连，提高信号传输速度和降低功耗，同时减少了层间的物理连接需求，使得芯片设计更加紧凑[24]。据报道，混合键合技术每平方毫米可连接数万至数十万个通孔，进一步证实了其在高密度互连方面的优势。此外，该技术还能够减少芯片内部的机械应力，提高产品可靠性，并支持更高的数据传输速度和更低的能耗[25-27]。然而，混合键合技术在其发展过程中面临了多重挑战，包括工艺、设计、清洁、良率和热管理等方面的挑战，为此需要进一步研发新的解决方案。已有研究结果表明，混合键合材料SiCN 具有比传统的电介质材料（如SiN 或SiO2）更高的高温稳定性和结合强度。同时，采用等离子切割工艺来代替传统的切割方法（如激光开槽/ 机械切割），可以实现极为干净的切割边缘和界面。因此，混合键合技术采用等离子切割工艺有助于实现更一致的键合、更低的缺陷率和更高的器件良率。


4.1 索尼的混合键合技术

索尼公司在其量产的图像传感器产品中采用了低温铜-铜直接键合技术。该公司为三星Galaxy S7生产了IMX260背照式CMOS图像传感器（BSI-CIS）[28-30]，其结构如图10所示。与索尼生产的ISX014堆叠式图像传感器相比，IMX260 BSI-CIS 没有采用TSV，而是采用Cu-Cu DBI 实现芯片之间的互连[8]，通过处理器芯片上的键合引线来实现信号向下一互连层的传递。铜-铜直接键合技术在图像传感器上的应用展现了出色的连接性能和可靠性。

4.2 台积电SoIC技术

台积电的SoIC 技术是基于混合键合的3D异质集成技术[3]。SoIC技术将同质和异质芯粒集成到单个类似SoC的芯片中，其工艺温度与无铅焊料回流的工艺温度相同。台积电将SoIC 技术与CoWoS 技术、InFO-PoP技术结合，其封装结构如图11所示。SoIC技术实现了芯片互连的超细间距与极高密度，并且避免了细间距倒装芯片组装带来的芯片封装交互可靠性问题[31-34]。然而，该技术在工艺、对准、清洁度等方面仍存在许多问题。如果能突破这些挑战，这一基于无凸点混合键合的异构集成技术将成为行业内的领先技术。


英特尔、索尼、台积电和三星等主要半导体企业都将混合键合技术视为重点研究项目之一。该技术在CMOS图像传感器、高端处理器、HBM堆叠和人工智能加速器等领域有着广泛的应用前景。同时，混合键合技术也面临着高洁净度要求、高对准精度要求以及键合良率控制等问题。尽管如此，随着技术的成熟和成本效益的提高，混合键合技术将成为先进封装发展的关键，并且将被广泛应用于更多复杂的系统级封装解决方案中。5 Chiplet异构集成5.1 Chiplet概述随着晶体管节点的缩小，管芯的成本优势已不明显，业界提出了一种新方法，即将单片芯片拆分为更小的单元，称其为Chiplet，通过Chiplet 与无源元件的异质集成以实现功能扩展的目标。Chiplet的设计理念是将集成复杂功能的SoC 划分为多颗具有特定功能的小芯片，再通过先进的封装工艺将这些不同来源、材质、功能和尺寸的小芯片集成到一个系统中，从而构成多功能的异构SiP。Chiplet异构集成分为芯片切分与集成和芯片分区与集成。芯片切分与集成是将逻辑（Logic）芯片等大芯片切割成多个较小的独立芯片片段，如Logic1、Logic2 和Logic3，然后堆叠芯片片段并将它们封装在同一基板上。芯片分区与集成是将大芯片按功能划分为不同的小芯片模块，如Logic 和I/O模块，然后堆叠不同的模块并将它们封装在同一基板上。2种不同的Chiplet异构集成方法如图12所示。通过采用2.5D/3D 等先进封装技术，Chiplet 实现了高性能的多芯片互连，从而提升了多芯片系统的整体集成度、性能和功耗优化水平[1]。

5.2 英特尔的AgilexTMFPGA-Chiplet横向互连

Chiplet之间的水平通信是通过桥接器来实现的，例如英特尔的EMIB技术[8,36]。EMIB架构本质上是在有机封装衬底中集成了小而薄的硅桥。这些硅桥能够实现高密度、局部的芯片对芯片互连，不会影响封装中其他地方的信号和电力传输。EMIB架构具有成本、设计和性能上的灵活性。英特尔的EMIB 架构和AgilexTM FPGA 模块如图13 所示。FPGA 和其他芯片的连接是通过EMIB 技术来实现的。EMIB 技术的挑战之一是制造具有硅桥空腔的有机堆积封装衬底，然后在顶部形成另一层堆积层，以满足基底表面平整度要求，从而实现Chiplet的连接。


5.3 AMD的Chiplet设计和异构集成

2019 年，AMD 发布了第二代EPYC 7002 系列处理器，采用Chiplet IC 集成技术，将小芯片封装在9-2-9封装基板上，其Chiplet设计如图14所示。AMD在其核心缓存芯片上采用了台积电的7 nm 工艺，并将DRAM 和逻辑芯片移到由格罗方德制造的14 nmI/O芯片上[37]。未来，AMD计划发展3D Chiplet集成架构，将部分Chiplet堆叠在芯片（如逻辑芯片）等顶部。


5.4 Chiplet的优势与挑战
Chiplet封装通过整合多个小芯片，提升了模块性能和功耗的优化潜力，提高了设计良率。当芯片面积大于200 mm2时，Chiplet 的良率明显高于单芯片[35,37]。Chiplet 的另一个优势在于允许不同工艺下的芯片连接，提升了芯片封装的灵活性、可定制性和可优化性，提高了先进工艺的利用效率，同时降低了成本。在商业方面，这种模块化集成不仅加快了器件的开发速度，还降低了开发成本和进入壁垒，使得芯片研发能够更专注于算法和核心技术，从而显著提升了创新水平和能力。尽管Chiplet技术在许多方面具有优势和潜力，但推动其技术成熟和广泛应用仍面临诸多挑战。首先，需要统一的接口和标准以支持异构集成系统。其次，Chiplet的核心封装技术需要克服性能、功耗和成本等方面的挑战。第三，迫切需要开发支持Chiplet设计和实现的电子设计自动化工具，以便Chiplet技术能够实现长足的发展[38-40]。未来，Chiplet架构下的2.5D/3D封装和高密度SiP将成为先进封装的主导趋势。相较于传统的PCB集成和SoC方式，Chiplet具有更高的设计良率和更经济的成本结构。当前，Chiplet技术正处于迅速发展阶段，各大半导体企业都在积极探索基于Chiplet 技术的人工智能芯片产品，如AMD的第三代Ryzen 处理器、英特尔的AgilexTM FPGA 以及AMD（赛灵思）的Vertix-7FPGA等。随着行业朝着为不同应用定制高性能、低功耗解决方案的方向发展，Chiplet的市场规模将继续扩大。6 结束语异构集成封装技术在当今电子行业中扮演着至关重要的角色，为芯片设计与制造带来了新的可能性和挑战。随着科技的不断进步，异质异构集成将实现更高的集成度和更复杂的功能，通过互连不同类型和材料的芯片和器件，创造出更多功能丰富的应用并实现更高级别的性能。这种集成不仅将通信、计算、传感和能源管理等功能融合在一起，还注重能源效率和能源消耗问题，以应对电子产品不断小型化带来的能源管理等挑战。异质异构集成的优势在于能够提升制造过程中的良率，缩短设计上市时间，降低成本。然而，实现这一优势也面临着诸多挑战。在制造方面，需要解决如何提高良率的问题；在生态系统层面，需要推动上下游形成统一标准；此外，也需要充分考虑测试和散热等问题。针对这些挑战，需要采取一系列应对措施来促进异质异构集成的发生。