​Nat. Commun.：低功率柔性单层MoS2集成电路

      

研究背景柔性电子在包括信息技术、能源产生和储存、生物传感和诊断在内的广泛领域发挥着不可或缺的作用。其中，用于信息处理的柔性集成电路(ICs)在便携式、可穿戴和植入式电子产品中具有优势，对大面积器件的柔性和稳定性提出了技术要求。传统的柔性集成电路通常由有机半导体、非晶或多晶硅、氧化物半导体和碳纳米管(CNTs)通过薄膜晶体管(TFT)技术制成。近年来，单层MoS2(ML-MoS2)作为一种先进的沟道材料在大面积柔性TFT中崭露头角。首先，ML-MoS2原子薄(只有~0.7 nm)，光滑，但机械强(面内)且柔性(面外)。这种薄沟道也为超大规模器件提供了好处，在这些器件中，短沟道效应将是主要关注的问题。其次，其2H相的带隙介于硅(~1.1 eV)和铟镓锌氧化物(~3.5 eV)之间，约为2 eV，因此可以在低截止和高导通电流下工作。第三，它具有高电学质量，并可在晶圆规模获得。到目前为止，具有各种全功能单元(如逻辑门，反相器和环形振荡器(ROs))的大规模柔性ML-MoS2集成电路已经得到了展示。然而，受材料和工艺的限制，这种大面积柔性集成电路要么性能低，要么功耗高，难以实现两者的协同。         
成果介绍有鉴于此，近日，中科院物理所张广宇研究员团队开发了一种超薄高κ电介质/金属栅极制造技术，用于在刚性和柔性衬底上实现基于高质量晶圆级ML-MoS2的薄膜晶体管。刚性器件可以在深亚阈值范围内工作，功耗低，迟滞可以忽略不计，亚阈值斜率大，电流密度高，漏电流超低。此外，本文还实现了在低于1 V电压下工作的全功能大规模柔性集成电路。本文开发的工艺可以代表在便携式，可穿戴和植入式电子产品中使用节能柔性ML-MoS2 ICs的关键一步。文章以“Low power flexible monolayer MoS2 integrated circuits”为题发表在著名期刊Nature Communications上。         
图文导读

图1. SiO2衬底上单层MoS2薄膜晶体管(TFTs)的表征。（a）埋栅MoS2 TFT的示意图。（b&c）埋置Ti-Au-Ti(1-5-1 nm)栅电极上5 nm HfO2的横截面扫描透射电镜(STEM)图像和相应的能谱(EDS)元素成像，清晰地显示了Au、Ti、Hf和Si元素的分布。（d）Au-MoS2接触界面的原子分辨横截面STEM图像。（e）不同温度下沉积的HfO2层的介电常数和等效氧化厚度。（f）分别以5 nm、10 nm HfO2和30 nm Al2O3为电介质层时，Vds=1 V下MoS2 TFT(L=5 μm，W=40 μm)的归一化转移曲线。（g&h）Lch≈50 nm和5 nm HfO2为电介质层的MoS2 TFT的典型电输出和转移曲线。         
在一个节能系统中，晶体管和电路应该有一个理想的低驱动电压，这可以通过使用高电容的电介质层来产生高效的静电栅控。因此，我们采用了超薄HfO2高κ电介质体，这是一种广泛应用于当前硅基高性能和低功耗电子产品的技术。由于缺乏表面悬键，超薄高κ电介质很难沉积在MoS2上，因此本文开发了用于ML-MoS2 TFT的高κ电介质/金属栅极技术，即栅极优先技术。图1a过程了器件的几何形状，采用埋置的Ti-Au-Ti作为局部背栅电极，超薄HfO2作为电介质层，ML-MoS2作为沟道，Au作为源极/漏极。在器件栅极优先制造过程中，首先通过标准光刻和电子束蒸发工艺将Ti-Au-Ti(1-5-1 nm)埋栅电极沉积在衬底(刚性或柔性)上。注意，在O2等离子体中氧化后的顶部1 nm Ti层作为高κ电介质后续原子层沉积(ALD)的晶种层，底部1 nm Ti层作为Au与衬底之间的粘结层。除了在石墨烯等2D材料上沉积HfO2晶种层外，本文的方法在金属栅极上采用了晶种层，这是更通用的，与半导体制造工艺兼容。在金属栅沉积前后，进行了氧等离子体清洗，去除从光刻工艺引入的光刻胶残留。在这种清洁过程的帮助下，可以制备出表面干净、边界清晰的平面金属栅极。通过AFM表征，ALD后沉积在金属栅极上的HfO2层非常均匀。在Ti/Au/Ti金属栅极上沉积的5 nm HfO2表面粗糙度通常小于0.5 nm。高κ电介质沉积后，通过湿法化学刻蚀将4晶圆尺寸的ML-MoS2薄膜转移到整体结构上，转移的ML-MoS2薄膜在目标衬底上几乎完整且平整。最后，通过多步光刻、反应离子蚀刻(RIE)和电子束蒸发来确定沟道和源/漏(S/D)接触区域。对于SiO2衬底上的典型TFT，用横截面STEM对其不同层间的界面进行了表征。图1b和c显示了典型的STEM图像和相应HfO2/金属栅极界面上的元素成像。可以看到在金属栅极上有一层厚度为5 nm的均匀、保形HfO2层。图1d显示了Au-MoS2界面的原子分辨STEM图像。周期性排列的Au原子与三原子厚MoS2表面之间有清晰的界面，没有任何缺陷或裂纹，表明了高接触质量。在图1e中，本文绘制了在110、150和200 ℃下沉积的5 nm和10 nm厚HfO2层的介电常数(εr)。显然，较高的沉积温度和较厚的沉积厚度有利于获得较好的介电性能。因此，刚性器件的ALD温度为200 ℃，而柔性器件的温度为150 ℃或110 ℃，以减少温度引起的衬底变形。在批量制造器件中，HfO2的最小厚度在刚性衬底(例如SiO2)上为5 nm，在柔性衬底(例如PET)上为10 nm，以获得可靠的器件产量。5 nm HfO2层的有效氧化厚度(EOT)仅为1.1 nm。这样的低EOT有利于器件在低电源电压下的高跨导和MoS2沟道的高效栅控。首先，对SiO2衬底上具有归一化沟道长度(Lch)和宽度(W)的ML-MoS2 TFT进行评估。图1f显示了HfO2层厚度为5和10 nm时器件的归一化转移曲线。作为比较，还包括30 nm厚Al2O3的器件。可以清楚地看到，随着tHfO2减少和εr增加，栅极电压(Vg)可以从15 V降低到3 V，SS可以从250 mV·dec-1降低到75 mV·dec-1，同时保持了导通电流(Ion)密度和开/关比。图1g和h展示了tHfO2=5 nm、Lch≈50 nm时短沟道器件的典型输出和转移曲线。该器件具有高达~109的超高开/关比，超过5个数量级上ISS=75 mV·dec-1的尖锐亚阈值斜率(SS)，并且在高质量MoS2/HfO2界面下可以忽略迟滞(ΔVg~11.5 mV)。超高的开/关比保证了超低的静态功耗。对于一般W/Lch=5 μm/50 nm的器件，当器件工作在待机模式(关断状态)时，漏电流(Ig/W)可达1 pA·μm-1以下(图1h)。由于高栅极效率，在Vg=5 V时，最大电场可达~1 V·nm-1，载流子密度可达ni=5.15×1013 cm-2。如此高的载流子密度在以前的报道中是最高的。结果表明，在Vds=1.5 V，Lch=50 nm时，最大导通状态电流密度(Ion/W)可达936 μA·μm-1，与Lch=35 nm时双接触ML-MoS2 TFTs的最大值(1135 μA·μm-1)相当。         

图2. 柔性ML-MoS2 TFT及其电学性能。（a）在PET衬底上制造的4英寸MoS2 TFT的照片。（b）随机选取500个具有10 nm HfO2电介质的TFT的转移曲线。（c）提取的器件迁移率、开/关比、阈值电压和亚阈值摆幅的直方图和洛伦兹分布拟合。（d）用传递长度法(TLM)测量ni≈2.8×1013 cm-2下的接触电阻和薄片电阻。（e）Vds=1 V时柔性和刚性TFTs的导通电流密度-沟道长度的统计和比较。         
接下来，本文在柔性PET衬底上实现了超薄高κ介电/金属栅极沉积技术。图2a显示了PET衬底上的4英寸晶圆级ML-MoS2 TFT。这些长沟道TFT具有高器件良率(>96%)和良好的空间均匀性。在图2b中，展示了500个随机选择的TFT的转移曲线，Lch从5到75 μm不等。器件的μFE、开/关比、阈值电压(Vth)和SS的统计数据如图2c所示。根据Lorentz分布拟合，μFE平均在~70 cm2·V-1·s-1(最大值>110 cm2·V-1·s-1)；开/关比平均为5×107(最大值~1×109)；Vth以0.96±0.4 V为中心；SS平均值为83 mV·dec-1。所有这些性能都与以前在刚性ML-MoS2 TFT中相当，并且比以前最先进的柔性TFT大大改进。正Vth和小SS对于器件的低功耗至关重要。器件的高性能归功于几个方面。首先，ML-MoS2薄膜质量高。通过转移长度法(TLM)拟合，在ni≈2.8×1013 cm-2处，提取的薄片电阻R□为~5.2 kΩ，如图2d所示。其次，使用HfO2介质能够在MoS2中调谐载流子密度超过5×1013 cm-2。第三，Au和MoS2之间的接触电阻Rc低至~0.59 kΩ·μm。如此低的Rc是由超慢的Au沉积速率和底部栅极结构促成的，其中ML-MoS2的接触区域可以被掺杂成金属性质。根据刚性和柔性TFT的数据，在图2e中突出显示了导通电流密度(Ids/W)与Lch的关系。显然，本文的数据点位于上层包络边界。         

图3. 低驱动电压下的柔性集成电路。（a）柔性PET衬底上4×4 cm2集成的单层MoS2 TFT的照片。（b&c）逻辑反相器，NAND，NOR，AND门和5级环形振荡器的光学图像和电路原理图。（d）逻辑反相器电压传递曲线(VTCs)在Vdd=0.5 V时噪声容限为0.8(Vdd/2)。（e）反相器电压增益与Vdd关系的比较。（f）逻辑NAND、NOR、AND门输出特性随Vdd=0.5 V输入电压脉冲的变化。         
进一步在ML-MoS2的基础上制备了大面积柔性集成电路。图3a显示了在PET衬底上制作的4×4 cm2电子电路的照片。由于逻辑门和反相器是集成电路必不可少的组成部分，这批芯片中包括了逻辑反相器、NAND、NOR和AND门(图3b和c)。ML-MoS2反相器的输出特性在电源电压Vdd=0.5 V时显示出突然切换行为(图3d)。反相器的跳变点是当输出电压(Vout)等于输入电压(Vin)时，这对于低功耗电子产品特别重要，因为它决定了集成逻辑电路的驱动电压。典型反相器也表现出满摆幅输出行为，噪声容限(NM)为0.8×(Vdd/2)，电压增益为120。在Vdd=0.5 V时最高电压增益为192，在Vdd=1 V时最高电压增益为397，在Vdd=2 V(4 V)时最高电压增益可达1000(2670)，这是MoS2反相器所能达到的最高电压增益。通过进一步优化FET单元的电路设计，将p型FET作为构建模块或引入掺杂技术，可以实现轨到轨的操作。从图3e可以看出，与其他基于2D材料的柔性反相器或刚性反相器相比，本文的MoS2反相器在亚1 V电源电压区域具有超高增益和可靠输出。超高压增益是由强大的栅极可控性实现的，而跳变点主要由MoS2 TFTs中的Vth分布决定。ML-MoS2逻辑NAND、NOR、AND门的典型输出特性也如图3f所示，所有逻辑门具有正确的布尔输出功能。         

图4. 柔性ML-MoS2环形振荡器(ROs)在低于1 V的电源电压下工作。（a&b）11级ROs的光学图像和电路原理图。（c）电源电压为0.3 V至1 V时11级RO的输出信号。（d）在Vdd=5 V下工作的3级、5级和11级ROs输出信号。（e）在0.3 V到5 V范围内ROs的输出频率随Vdd的变化总结。（f）传播级延迟时间及电源电压与文献比较。         
除了逻辑门和反相器外，本文还制造了具有不同级数的柔性ML-MoS2 ROs，证明其在低电压操作中的可靠性。图4a显示了11级ROs的光学显微镜图像，它集成了级联的11个反相器，一个额外的反相器作为测量的输出缓冲。三个终端电极对应的电路如图4b所示。图4c显示了11级RO在电源电压Vdd从0.3 V到1 V时的稳定电输出信号。这种低驱动电压是由逻辑反相器的小跳变点促成的。相反，如果在Vdd端接地的同时对VSS端施加负电压，则由于逻辑反相器的摆幅阈值电压随着VSS或Vdd端工作电压降低而负移，从VSS=-0.4 V开始，RO可以输出负信号。通常，输出幅值随电源电压增加而增加，振荡频率(f)随级数增加而减小。图4d显示了Vdd=5 V时3级、5级和11级ROs的最大输出振荡信号。ROs具有可靠的输出，电源电压在0.3 V到5 V之间变化(图4e)。3级、5级和11级ROs的最大f分别为24.8、14.29和6.7 MHZ。Vdd=5 V时，3级、5级和11级RO的传播级延迟时间分别为6.7、7.0和6.8 ns。与之前由其他2D材料、有机材料、氧化物或碳纳米管制备的柔性ROs相比，本文的ROs具有低驱动电压(低于1 V)和快速传播级延迟时间(图4f)。         
总结与展望本文开发了一种用于ML-MoS2 TFT的金属栅极上超薄高κ介电材料技术。得益于高质量的ML-MoS2晶圆和欧姆接触，本文的ML-MoS2 TFTs可以调谐到5.15×1013 cm-2的高载流子密度，在Vds=1.5 V时具有936 μA·μm-1的大电流容量，SS为75 mV·dec-1，正阈值电压，可忽略迟滞和超低漏电流。大面积柔性TFT和IC具有优异的空间均匀性和>96%的器件良率，全功能反相器，逻辑门和环形振荡器能够在低于1 V的电源电压下可靠地工作。在Vdd=1 V时，反相器功耗可低至10.3 pW·μm-1。此外，反相器的电压增益和ROs的传播延迟时间与以前的柔性器件相比都是创纪录的高值。本文的研究结果表明，ML-MoS2在高性能和低功耗应用的柔性IC中都是一种非常有竞争力的沟道材料。         
文献信息Low power flexible monolayer MoS2 integrated circuits(Nat. Commun., 2023, DOI:10.1038/s41467-023-39390-9)文献链接：https://www.nature.com/articles/s41467-023-39390-9