研究背景 电子学的历史通常由真空管、双极结晶体管和金属氧化物半导体场效应晶体管三种主要的电子器件组成，如图1所示。金属氧化物半导体场效应管（MOSFET），特别是互补金属氧化物半导体（CMOS）技术的兴起，真正点燃了信息技术的爆炸性发展，是工业革命以来最重要的发明之一。然而，在保持低功耗的同时缩小晶体管尺寸越来越具有挑战性，根据最新的国际器件和系统路线图，在亚5 nm技术节点上的缩放将分别在14和12 nm的物理栅极长度处停滞，短通道效应等挑战一直阻碍着CMOS技术的进一步发展。
Fig. 1 | The history of transistor technology. 研究内容 美国加州圣芭芭拉分校的Kaustav Banerjee教授团队对现有和未来的CMOS技术进行了全面评估，并讨论基于为FET缩放建立的分层框架设计亚10 nm栅极长度场效应管的挑战和机遇，评估的重点是确定最有前途的亚10 nm栅极长度MOSFET。此外，文章详细介绍了对超越MOSFET的未来晶体管和潜在创新机会的愿景。 图文导读 ○ FET基本原理及缩放 图2a的透射电子显微镜图像显示了一个典型的MOSFET，通过“场效应”或电容耦合来控制电荷载流子从源到漏通过通道的流动。从半导体能带的⻆度来看，栅极偏置⽤于调制栅极下⽅通道的能带，如图2b所⽰，从⽽控制其移动电荷载流⼦数量。图2c介绍了有效栅极电容、量子电容以及来自源/漏极、衬底耗尽和界面陷阱的寄生电容。图2d所示的SS定义和传输特性曲线中，Id从指数增长到线性增长的转变，代表了Vth的物理本质。
Fig. 2 | Fundamentals of FET physics and operation. 图3是晶体管尺寸微缩变量及载流子输运对器件各种影响的示意图，FET缩放需要整个器件长度，包括栅极、触点和间隔长度按⽐例缩⼩，被称为接触栅极间距（图3a)。随着缩放的继续，MOSFET的低功耗优点开始被泄漏电流破坏，其主要有四个来源:由定向隧穿、FN隧穿和热载流⼦注⼊组成的栅极泄漏；由DIBL增强的亚阈值和直接源-漏隧道泄漏组成的通道泄漏以及以反向偏置⼆极管泄漏和栅极诱发漏极泄漏(GIDL)形式出现的结漏，如图3b所示。 ○ 现代CMOS缩放 传统的MOSFET缩放依赖于降低氧化物厚度以及源极、漏极和衬底掺杂曲线⼯程，最终受到栅极氧化物⼤量栅极泄漏的限制。幸运的是，现代MOSFET缩放已经通过采⽤HKMG和许多其他新技术成功地解决了这个问题。图3c在分层缩放框架内回顾了现代CMOS缩放历史。
Fig. 3 | FET scaling. 非平面或三维晶体管，特别是FinFET（图4a）的引入彻底改变了FET，并加速了SOI市场的衰退。到目前为止，商⽤FinFET已经发展到5 nm技术节点及以上，并有望⾄少再⽣存⼀代，但其继续扩展到5 nm技术节点的挑战越来越⼤。超过4 nm范围，器件性能会迅速下降，如图4b所⽰。换句话说，物理栅极长度⼩于10 nm时，FinFET技术可能难以⽣存。 SWNT和2DS无悬键表面和原子均匀厚度的优势可以在场效应管应用中有效地抑制界面陷阱的产生和可变性。集成到现代3D结构中使之与VLSI技术相关，图4d、e分别显⽰了SWNT阵列和2DS的DOS计算结果和载流⼦密度。如图所⽰，只要SWNT阵列的管密度和2DS的有效质量⾜够⼤，SWNT和2DS通道就可以提供⾜够⼤的DOS和相对于Si通道相当的反转载流⼦密度。
Fig. 4 | Transistors go beyond FinFET. ○ CMOS对标新兴技术 从接触电阻、迁移率、导通电流⽔平和短通道性能上限等⽅⾯对上述⼏种有前途的晶体管技术进⾏了全⾯的基准测试。图5a显⽰了基于不同材料的各种效应管Rc数据、沟道厚度及IRDS要求。与其他竞争材料相⽐，2DS触点的最新进展缩⼩了2D场效应管的n型Rc差距，然⽽，同时实现n型和p型2DS场效应管的低Rc仍具挑战。 图5b是迁移率与带隙的基准测试。可以观察到的总体趋势是⼤带隙材料的迁移率较低。在所有半导体中，SWNT和III-V材料由于其相对较⼩的带隙⽽表现出最⾼的迁移率，Si纳⽶波的迁移率随着厚度的减⼩⽽迅速降低。值得注意的是，2DS的实际迁移率与理论预测之间仍然存在很⼤差距，这表明材料和器件质量还有很⼤的改进空间。 器件性能最有意义的指标是可获得的最⾼电流⽔平，从各种器件中收集并绘制在图5c中，与SWNT和其他更成熟的材料相⽐，⼤多数2DS器件都表现出较低的导通电流⽔平，特别是对于化学⽓相沉积(CVD)样品，这是由于它们的⾼接触电阻、富含缺陷的材料或不完美的器件制造过程。
Fig. 5 | Comparative analysis of state-of-the-art and emerging MOSFETs. ○ 晶体管带动信息技术产业各方面发展 在CMOS缩放历史上，⼤多数努⼒都投⼊在缩⼩MOSFET特征尺⼨和优化逻辑芯⽚平⾯内⾯积的利⽤率上，在这⽅⾯，逻辑芯⽚的垂直物理空间并没有得到很好的利用，将器件在垂直空间中堆叠的三维集成被认为是提⾼器件密度的实⽤⽅法。除此之外，3D集成电路还可以显著降低互连延迟和功耗。最终，三维集成可以发展到异构3D的形式，其中不同材料的器件和功能可以沿着垂直和横向⽅向集成在⼀起，从⽽构建⼀个功能强⼤和节能的⽚上系统和异构⽚上系统或芯⽚组(图6）。
Fig. 6 | A transistor is the powerful engine that is driving all aspects of the information technology industry. 总结展望 团队全面评估了现有和未来的CMOS技术，并讨论基于为FET缩放建立的分层框架设计亚10 nm栅极长度场效应管的挑战和机遇，评估的重点是根据从之前的缩放工作中获得的知识和晶体管与未来逻辑集成电路产品相关所需的研究工作确定最有前途的亚10 nm栅极长度MOSFET。此外，文章详细介绍了对超越MOSFET的未来晶体管和潜在创新机会的愿景。晶体管作为推动信息技术行业各方面发展的强大引擎，其技术的创新将继续在推动未来材料、器件物理和拓扑学、异构垂直和横向集成以及计算技术方面发挥核心作用。
该工作发表在Nature上 文章链接（点击“阅读原文”）：https://www.nature.com/articles/s41586-023-06145-x | 
