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技术前沿：TGV玻璃通孔工艺 TGV（Through-GlassVia），玻璃通孔，即是一种在玻璃基板上制造贯穿通孔的技术，与先进封装中硅通孔（TSV）功能类似，是一种芯片载板线路转接技术，用于chiplet芯片堆迭应用上。 玻璃通孔的成型和金属化技术 玻璃，包括石英、硼硅酸盐、钠石灰和高铝玻璃，主要由二氧化硅和其他氧化物组成。玻璃基板在尺寸、厚度和材料特性方面有多种选择。康宁、朝日和肖特等主要玻璃制造商提供超大尺寸（超过2m×2m）和超薄（小于50μm）的面板玻璃，以及薄而柔性的玻璃材料。康宁可以提供最大尺寸为12英寸晶圆或30厘米×30厘米见方基板的AF32玻璃，厚度范围为30微米至500微米。肖特可提供最大尺寸为230厘米×170厘米见方基板的BOROFLOAT硼硅酸盐玻璃，厚度从0.7毫米到25.4毫米不等。不同的TGV工艺可以加工各种基材、厚度和直径。在晶圆级封装中，通常使用高质量的硼硅酸盐或石英玻璃作为基板，其微穿孔的直径范围为10μm至100μm，纵横比范围为1至70。对于某些传感器封装和制造目的，较大尺寸（大于300μm）和更低的纵横比（小于1）可能仍满足要求的标准。 TGV工艺流程 其工艺流程也很简单，就是玻璃上制作通孔，然后再制作孔壁导通结构把基板两面导通起来，把小间距的半导体微观加工艺线路，联结到大间距的线路板宏观加工艺线路上来。 玻璃基板通孔工艺（b） 制约玻璃通孔技术发展的主要困难之一就是玻璃通孔成孔技术，需要满足高速、高精度、窄节距、侧壁光滑、垂直度好以及低成本等一系列要求。 喷砂法——磨料射流加工（AJM） 在传统的大间距线路玻璃基板通孔工艺上，喷砂法是一个较好的选择。整个工艺首先需要在玻璃基板上制作一层复合掩模，然后以制备的复合掩模为基础，采用干粉喷砂工艺对玻璃晶片进行蚀刻。考虑到蚀刻效率和宽高比，可在玻璃晶片的一侧先蚀刻一次；随后，在玻璃晶片的另一侧也采用上述同样的工艺步骤进行蚀刻。在两次喷砂蚀刻过程中，必须保证对中形成完整的通孔。喷砂法制作的通孔非常粗糙；该方法只能制作孔径较大(>200μm)、间距较大的玻璃通孔；该工艺中使用的沙粒直径为20~50μm，此大的颗粒会对玻璃表面以及孔的侧壁造成封装系统无法接受的损伤。
磨料射流加工是一种非常规工艺，其中使用磨料射流对表面进行处理以产生特定的表面形状。AJM工艺通常使用磨料，如石榴石、SiC或金刚石颗粒，并能够处理各种基材，如Al2O3金属、玻璃、陶瓷、聚合物和复合材料。AJM工艺适用于加工大尺寸和高厚度的基板。它可以创建盲槽、盲孔和通孔结构或抛光材料表面。非加工区域的局部加工和保护通常是通过在基材表面沉积抗颗粒金属或聚合物掩模来实现的。AJM是传统加工技术的相对经济高效且准确的替代品。非热加工方法不影响材料性能，可在非无尘环境中使用。它广泛应用于半导体制造、电子器件、微流控通道和微机电系统（MEMS）。 使用掺杂磨料的AJM工艺根据所涉及的流动介质类型可分为三类：磨料浆喷射、磨料水射流和磨料空气喷射。磨料空气喷射加工也称为喷砂和粉末喷砂。空气和浆料/水基系统之间的磨料流动模式存在差异，但它们在玻璃内的侵蚀模式是相似的，主要依靠脆性侵蚀产生裂缝和碎屑来去除材料。使用浆料作为流动介质的工艺由于喷雾面积集中且磨料之间碰撞的影响较小，因此具有相对较小的侵蚀足迹。然而，射流在到达基板表面之前会迅速减速。在相同的射流压力下，ASJM的侵蚀速率显著低于AJM。 AJM在玻璃切割和钻孔领域的研究相对成熟。Al2O3是使用的主要磨料，粒径范围为5μm至100μm，使用较小的磨料来实现较低的孔内粗糙度。磨料由压缩空气、水或浆料推进，占射流质量的1-8.2%。射流中磨料的冲击角度、射流压力、喷嘴距离、喷嘴内径和射流中磨料的质量百分比构成了主要工艺参数。 单个孔的加工持续时间需要几秒钟，在空气环境中的处理速度在0.1μm/s到32μm/s之间，在浆料环境中的处理速度在0.6μm/s到4.4μm/s之间。通过处理掩模并并行使用多个喷嘴可以提高效率。可以生产直径范围为0.3mm至6mm的通孔，最大纵横比约为5。射流从一侧注入，导致锥形孔在入口侧直径较大，出口侧直径较小。正面和背面的精确对准和对称加工允许双锥形通孔。盲孔底部的形状受气流压力和粒子速度的影响，产生凹（U形）、扁平或凸（W形）结构。 不带掩模的直接钻孔产生的通孔比射流直径宽近四倍，并且掩模会影响孔的底部形状并减少通孔周围的磨砂区域。超声波振动辅助磨料水射流（UV-ASJ）通过诱导脆性-延展性过渡机制来增强钻进性能，使材料能够以理想的方式从目标上分离。此外，UV-AJM以及磨料尺寸小、动能低，有助于均匀钻孔，最大限度地减少W形，降低表面粗糙度，提高钻孔效率。 总体而言，AJM技术更适合处理大尺寸厚玻璃基板中的低纵横比通孔。TGVs的形成原理和模型研究比较先进。然而，快速钻孔困难，通孔内壁粗糙度高，难以实现TGV金属化。 感光玻璃法 通过紫外线照射定义图形，感光光敏玻璃中掺杂有一定浓度的三价铈离子（Ce3+）和银离子（Ag+），经过一定波长的紫外线曝光后，三价铈离子释放一个电子变成四价的铈离子（Ce4+），银离子与释放的电子结合形成银原子，该区域形成变性区，主要反应式如下： Ce3+→Ce4++e-（1） Ag++e-→Ag（2） 曝光后再经过后续的高温烧结工艺，经过紫外光照射的区域材料属性转变为陶瓷材料，最后通过氢氟酸腐蚀去除陶瓷材料。基于光敏玻璃的TGV制作方法，其优势在于采用高刻蚀速率的湿法腐蚀实现各向异性刻蚀，可获得高密度、高深宽比的TGV。但是该技术也存在两个问题：1)价格昂贵，包括光敏玻璃本身的材料价格和工艺制程价格；2)对于不同尺寸的图形，尤其是盲孔或者盲槽的刻蚀，由于腐蚀速率不同，会造成图形定义精度差别较大；同时，由于需要高温处理，会造成玻璃在半固化状态下移动，造成结构偏移。
碱和碱土金属氧化物作为助溶剂添加到玻璃中，与铝等金属和金和银等光敏活性成分一起添加到玻璃中SiO2，以生产感光玻璃。暴露于特定波长的光后，在感光玻璃内发生反应。随后，玻璃在经过热处理后会经历永久性的性能改变。化学蚀刻可以生产玻璃微观结构。常用的感光玻璃，如肖特的FOTURANII感光玻璃，在暴露于紫外线时会发生光化学反应以释放自由电子。将玻璃加热到500–600°C会导致玻璃内掺杂的Ag+吸收电子并转化为银原子，成为形成偏硅酸锂晶体的成核中心（Li2SiO3）。氢氟酸的蚀刻速率Li2SiO3比未受影响的区域高20-50倍，能够选择性地蚀刻玻璃并揭示过孔等微观结构。 感光玻璃可以通过紫外激光照射或无掩模改性进行改性。两种加工方法都允许形成纵横比大于8（从25到35）的通孔，通孔内壁具有良好的垂直度（倾斜度低至1°）和粗糙度（小于1μm）。Brokmann等通过等离子体蚀刻处理玻璃，并将其与湿法蚀刻方法进行了比较，表明等离子体蚀刻在微观结构控制和微系统制造方面提供了新的自由度。光敏玻璃在高密度互连和微系统集成方面具有前景，但面临着光刻和激光诱导工艺的高成本、玻璃的高成本和加工的复杂性等挑战。 聚焦放电法 聚焦放电主要包括两个步骤：1)将玻璃放在两个电极之间，通过控制放电对玻璃局部区域进行放电熔融；2)通过焦耳热使玻璃内部产生高应力，引起内部高压和介电击穿。可以在不到1μs的时间内就完成100~500μm厚的玻璃通孔制备。该方法可以制备最小孔径为20μm、深宽比5~8的玻璃通孔。且聚焦放电产生玻璃通孔的方法可以制备多种类型的玻璃，如石英、钠钙玻璃、无碱玻璃、含碱玻璃。聚焦放电制作的TGV阵列，从图中可以看出，该方法能够制作均匀性较好、没有裂纹的高密度通孔；但是从玻璃通孔的切片结果来看，通孔的形状不是很垂直。
等离子体刻蚀法 用等离子刻蚀法在石英玻璃上制作玻璃通孔步骤如下： 1）在石英上蒸发沉积了一层铝层作为刻蚀硬掩模； 2）通过光刻的方法暴露出玻璃表面需要光刻的位置； 3）用氯气或者三氯化硼腐蚀暴露的铝层，用氧气等离子体去除玻璃表面的光刻胶； 4）利用全氟环丁烷/氩气等离子体蚀刻石英以形成TGV。
等离子体法刻蚀TGV可以并行进行，同时进行大面积TGV刻蚀，且侧壁粗糙度小（<150nm），侧壁无损伤，拥有良好的可靠性保证。但是等离子刻蚀TGV的方法也还存在许多缺点。截至目前，阻碍干法刻蚀成孔大范围应用的的难点主要有：工艺复杂；成本高；刻蚀速率慢，速率小于1μm/min。 激光烧蚀法 激光烧蚀TGV制作是利用激光的能量将玻璃烧蚀以形成玻璃通孔。激光烧蚀所使用激光器主要包括飞秒激光、皮秒激光、纳秒准分子激光器和CO2激光器等。乔治亚理工学院研究人员分别采用CO2激光和准分子激光在玻璃上制作的通孔。CO2激光属于“热激光”，其通过局部烧蚀玻璃材料形成TGV。但利用该种激光制备的TGV侧壁裂纹较多（热应力问题）。准分子激光器属于“冷激光”，其烧蚀形成的TGV孔壁基本上没有裂纹出现，但是孔壁的粗糙度略大（4~5μm），且成孔效率较低。
包括磨料射流加工方法在内的机械技术使得难以形成直径小于100μm的通孔。相比之下，激光烧蚀是一种有效的方法，通过热冲击和烧蚀形成微孔，从而产生小直径和高深宽比的通孔。 激光器在切割和钻孔各种材料（包括PCB基板）方面有着广泛的应用。玻璃基板的激光加工研究高度发达。玻璃基板加工常用的激光器包括红外CO2、紫外UV-YAG和ArF准分子激光器。激光烧蚀是一种无需掩模且可以快速加工的生产工艺，因此适合大规模生产。然而，热影响区域膨胀、孔热损伤以及通孔边缘附近出现突起等挑战阻碍了粘接。可以通过各种方式实现优化，包括在玻璃表面添加有机层以减少激光损坏，将玻璃浸入冷却液中以减少热冲击，在加工前预热玻璃，或使用较短脉冲的激光器。 玻璃在可见光范围内的吸收率较低，因此紫外和红外激光被证明对玻璃加工更有效。然而，即使在可见光范围内，皮秒和飞秒激光等超短脉冲激光器也可以通过多光子吸收来增强玻璃的吸收，从而产生过孔。短脉冲激光器的非热处理减轻了玻璃内部的热损伤，尽管应力波的发展会在孔的内壁上产生微裂纹。氧化碳激光器长期以来一直是工业中最常用的激光器之一，因为它们的成本相对较低且设备简单。CO2激光器能够在500μmSchottD263Teco玻璃上产生直径小于100μm、间距为400μm的通孔。CO2激光器能够在入射面直径为120μm、输出面直径为75μm的140μm厚聚合物夹层玻璃上实现通孔制造。 皮秒激光器的加工速度比CO2激光器快500倍，达到10米/秒。在大约1μs的潜伏期后，玻璃通过多光子吸收达到阈值温度，此时被照射的材料通过线性吸收迅速加热，形成直径为10–20μm的通孔。使用液体辅助激光加工，CO2激光器在以6W功率和11.4mm/s的扫描速度运行时，能够产生100至200μm的通孔阵列，没有任何裂纹或烧伤区。为了避免500μm损伤区的缺陷，皮秒激光器采用液体辅助处理。结果表明，在800μm厚的玻璃中加工直径为100μm的通孔，热影响区减小了15μm，锥度减小了2μm。在玻璃表面添加PDMS保护层可将对玻璃表面凸起的热效应从15.1μm降低到最小1.2μm。 电化学放电加工法 电化学放电加工法是一种将电火花加工（EDM）和电解加工（ECM）相结合的新型低成本玻璃微加工方法。该方法通过电解液的电化学放电和化学腐蚀产生的热熔作用，将材料从基板中去除。电化学加工的电解槽由一个碱性电解质溶液（氢氧化钾、氢氧化钠等）和两个电极组成，工具电极和对电极分别连接到电源的正、负端子上。当两个电极之间施加电位差时，在工具电极周围由于气泡的聚结而形成一层薄薄的氢气膜，该气体膜将工具电极与周围的电解液完全隔离。当电位差进一步增大时，上述氢气膜破裂，产生电化学放电，将玻璃融化并移除。该方法不仅工艺简单，且对设备要求较低，能快速加工出TGV。但是，截至目前该方法只能加工出孔径大于300μm且上开口大于下开口的锥形玻璃通孔，这也大大限制了该方法的应用范围。
电化学放电加工（ECDM）放电法利用击穿和高压在玻璃中产生热量。熔融玻璃从基板上飞溅，在玻璃中形成通孔。过孔的内壁经过火抛光，直到非常光滑，并通过后处理退火去除残余应力。这种方法可以在熔融石英、钠钙和无碱玻璃中钻孔，而无需面罩或无尘环境。放电方法比机械加工更有效，只需0.2秒至0.5秒即可完成每个通孔，并且可以通过多个放电端口同时执行。 可以在厚度为100μm至500μm的玻璃上钻孔。厚玻璃在钻孔过程中会产生更多的熔融玻璃飞溅;因此，厚度为100μm至200μm的薄玻璃是首选。放电方法允许高度的工艺自由度，能够通过阵列处理小的细间距。直径为20μm且间距为60μm的过孔可以在薄玻璃上制造，而顶部直径为60μm、底部直径为40μm的过孔可以在厚玻璃上制造。 电化学放电加工或火花辅助化学雕刻（SACE）是一种混合了电化学加工和电火花加工的加工技术。ECDM方法可以通过定制工作电极来实现大面积通孔阵列的并行加工，继承了EDM方法的高成本效果和工艺灵活性。ECDM加工的通孔的直径和形貌与工具电极的尺寸和表面粗糙度有关。当电极尺寸和表面粗糙度减小时，热影响区和过切区减小。 钻孔的平均材料去除率为每秒3μm，加工的平均材料去除率为每秒50μm。使用的电极宽度范围为80μm至150μm，钻孔通常涉及正面150μm至300μm和背面100μm至200μm的过切，因此通孔的下限为280μm–300μm。通过在放电过程中加入磁力搅拌，可以优化气泡聚集和侵蚀效应，从而增加通孔的长径比并减少热影响区域。电化学放电法是一种低成本、小规模的工艺。但是，钻孔速度慢，并且过程是随机的。很难实现垂直通孔，并且热影响区域的存在会影响可靠性。 玻璃回流焊工艺 玻璃回流焊工艺利用熔融玻璃的流动性，使其能够流入预留空间以锻造预期的结构。该工艺通常采用深度反应离子蚀刻（DRIE）来处理硅衬底并创建反向结构。然后将硅衬底阳极粘合到玻璃衬底上，从而形成一个受限的空腔。之后，将键合后的晶圆在退火炉中加热至熔化温度，将熔融玻璃吸入硅腔中，直到空间完全充满玻璃。硅-玻璃基板是通过对回流焊基板进行减薄和抛光以去除两侧特定数量的玻璃和硅而形成的。玻璃微观结构，如环、齿轮、音叉等，可以使用玻璃回流焊技术生产。在晶圆级封装领域，可以依靠低电阻硅进行垂直电气连接，而玻璃则提供信号绝缘和器件保护。
玻璃回流焊技术被应用于玻璃微透镜阵列和密封集成硅机械传感器的制造。Haque等的研究采用玻璃回流焊工艺生产出适用于气密密封和电流隔离的封装基板，证明了该工艺在电容式压力传感器和气密密封谐振器中的可行性。Toan等解决了用玻璃填充微小鳞片图案的困难，并研究了玻璃回流到大空腔、微凹槽和微毛细血管中的现象。他们证明，在硅衬底表面添加50纳米SiO2薄膜可以增强玻璃表面的润湿性能。 由于微毛细管中存在的密闭空间和高表面张力，填充玻璃具有挑战性。延长回流时间有助于提高回流的充填能力。Li等采用双面回流焊工艺来解决玻璃回流焊后出现的空腔形成问题。同时，Liu等利用纳米玻璃粉作为玻璃基板的替代品，增强了填充效果，防止了阳极键合和减薄过程。Nguyen等利用玻璃回流焊制备了CMUT阵列，证明了该工艺可以应用于光学微流控、3D-MEMS等。Kuang等使用玻璃回流焊法在硅衬底中制造了TGV。TGV衬底、MEMS结构和玻璃帽的三重阳极键合完成了晶圆级真空封装。 激光诱导刻蚀法 通过脉冲激光诱导玻璃产生连续的变性区，相比未变性区域的玻璃，变性玻璃在氢氟酸中刻蚀速率较快，基于这一现象可以在玻璃上制作通孔/盲孔。德国LPKF公司率先用该技术实现了玻璃通孔制备，该公司将该方法分为两步：1)使用皮秒激光在玻璃上产生变性区域；2)将激光处理过的玻璃放到氢氟酸溶液中进行刻蚀。国内，厦门云天半导体科技有限公司也利用激光诱导变性技术实现了低成本、高效率、高均匀性玻璃通孔/盲孔制作。
再看一下孔壁金属化（图c）：在孔壁上进行金属化处理，通常通过PVD,CVD等工艺在孔壁上形成一层导电金属种子层，如Ti/Cu，Cr/Cu等。 光刻（图d）：在玻璃基板表面涂布光刻胶，并进行光刻图案化。将不需要电镀的部位露出，让只有需要电镀的部分才暴露出来。 孔填充（图e）：电镀铜以填充玻璃通孔，形成完整的导电通路。一般要求孔内完全填充满，没有空洞。图中的Cu是没有完全填充的。 基板表面平坦化（图f）：除去覆盖的光刻胶，有的TGV工艺会对填充后的玻璃基板表面进行平坦化处理，确保基板表面平整，利于后续工艺步骤。 保护层和终端连接（图g）：在玻璃基板表面形成保护层（如聚酰亚胺）。
前面讨论的几种钻孔方法存在无法处理小孔、精度差和开裂等问题。为了解决这些缺点，LPKF提出了一种高精度、低成本的激光诱导深度蚀刻（LIDE）技术。使用皮秒激光加工玻璃基板，形成直径约为1μm的感应区域。将玻璃杯置于氢氟酸或碱性溶液中;激光诱导区域的蚀刻速率远高于玻璃的其他区域，并且激光诱导区域被放大以形成通孔并消除热损伤。LIDE适用于加工任意尺寸和间距的通孔或盲孔阵列。它能够通过封闭连接紧密间隔的通孔（1–10μm）创建任何形状的空腔或大通孔。 LIDE方法被认为是TGV生产中极具潜力的技术。LIDE经过充分研究，并被工业参与者广泛采用，包括Corning，Schott，AGC，MosaicMicrosystems，LPKF，PlanOptik，Samtec和XiamenSky-semi。 典型的玻璃通孔呈沙漏形状，直径范围为20μm至100μm，基板厚度范围为50μm至1mm。纵横比通常在5到10之间。玻璃通孔具有光滑的侧壁（Ra<0.8μm），无裂纹，锥度角范围为0.1至30°。蚀刻后玻璃表面光滑，粗糙度小于20nm。 与酸相比，碱性的蚀刻速率较低;然而，诱导区域的选择性蚀刻性质更好，可以形成具有高纵横比的近垂直通孔。石英玻璃和硼硅酸盐玻璃表现出比其他玻璃类型更高的选择性蚀刻比。可以加工直径小于7μm且纵横比高达50、70甚至100的玻璃通孔。 在同一玻璃基板上集成不同直径的通孔和盲孔可以通过多种LIDE工艺或腔-通孔结构来实现。LIDE工艺需要更长的时间来处理大尺寸型腔。它需要加工具有设定点间距的盲孔，这些盲孔连接起来形成型腔。型腔的加工时间取决于激光诱导的点间距和激光传播速度。点间距越大，型腔底部的粗糙度越高（Ra>0.1μm），而太小的点间距会导致激光感应过程中玻璃内部的热量积聚问题，从而影响加工效果。LIDE方法在速度、质量和成本方面具有多重优势。可加工大范围的TGV，与其他工艺兼容性高，在3D集成和晶圆级封装领域具有很大的应用潜力。 3D封装的TGV玻璃通孔 用于chiplet堆迭3D封装的TGV玻璃通孔工艺，主要工艺如下：
玻璃穿孔填孔技术除了电镀填实金属化外，TGV也可以采用通孔内电镀薄层方案实现电学连接，研究表明，在电性能方面，薄层电镀与实心电镀的插入损耗差别较小。采用薄层电镀方案的优势是在保证电学性能的同时可以有效减小电镀时间和电镀成本。通常电镀填孔需要沉积金属粘附层如钛(Ti)、铬(Cr)等，种子层Cu，然后进行电镀。 旭硝子公司的研究结果显示Cr层与ENA1玻璃的粘附性最好（347.8mN），大于硅与钨化钛（TiW）金属层间的244.1mN。清华大学研究了关于在康宁公司的玻璃上溅射不同种类（TiW、Ti、Cr、Cu）、不同厚度（50nm、100nm、150nm）金属材料以及不同玻璃表面粗糙度的对比实验，并进行了划痕测试。研究表明，在进行的实验中，50nm的TiW在粗糙度为4.4nm的玻璃衬底上黏附性最强。 但是，对于高深宽比通孔来说，物理气相沉积的设备和工艺过于昂贵。此，近年来研发人员在开发采用化镀Cu种子层的低成本TGV填充方案，然后再通过半加成法（SAP）在光刻胶图形上电镀出Cu线路。由于玻璃与金属Cu之间热膨胀系数不同（玻璃为3×10-6/K，Cu为17×10-6/K），化学结构存在明显差异，并且玻璃具有非常光滑的表面，导致玻璃与化镀Cu之间的黏附力差，需要特殊的处理来提高结合力。 美国安美特公司报道了金属氧化物黏附增强方法，通过把玻璃基板浸入化学药液，覆盖纳米厚度的金属氧化物助黏胶形成黏附层提高化镀Cu层的黏附力，9nm厚度黏附层。当黏附层的厚度增加至5~20nm时，Cu与玻璃之间的剥离强度达到6N/cm以上。 但是，截至目前通过黏附层提高结合力的机理尚不清楚，可能原因是由于黏附层纳米尺度的机械钉扎作用以及化学反应结合共同作用的结果。此外，乔治亚理工学院研发人员将环氧聚合物干膜贴在玻璃表面，提高化镀Cu与玻璃之间的结合力。 在薄玻璃衬底上层压介质层，在增强玻璃衬底机械强度的同时，可以作为表面RDL的黏附层，增强抗剥离强度。该方案存在的主要问题是增加了工艺，表面聚合物膜需要通过激光或干法刻蚀，而且由于孔内没有聚合物涂敷，在可靠性方面可能存在失效风险。为了进一步简化工艺，ONITAKE等开发了基于254nm光波的紫外光清洗后直接化镀Cu工艺。紫外光清洗技术是利用有机化合物的光敏氧化作用去除黏附在材料表面的有机物质，碳氢化合物吸收能量后分解成离子、游离态原子、受激分子和中子，经过清洗后的材料表面可以达到原子级清洁度。测试结果显示Cu与玻璃之间的剥离强度为3.5N/cm。
另外还可以将金属导电胶进行TGV填实。利用金属导电胶的优点是固化后导电通孔的热膨胀系数可以调节，使其接近基材，避免了因CTE不匹配造成的失效。 玻璃通孔高密度布线——线路转移（CTT）和光敏介质嵌入（PTE） 相对于有机衬底而言，玻璃表面的粗糙度小，所以在玻璃上可以进行高密度布线。佐治亚理工对玻璃转接板高密度布线做了很多研究。由于半加成工艺法在线宽小于5μm的时候会面临许多挑战，例如在窄间距内刻蚀种子层容易对铜走线造成损伤且窄间距里的种子层残留易造成漏电。刘富汉等开发了CTT和PTE技术。CTT主要包括两个过程。 1)精细RDL线预制。每一RDL层可以在可移动载体上单独制造一层薄导电层，并在转移到基板上之前测试或检查细线成品率。精细线路的形成采用细线光刻和电解镀铜的方法，并且以薄铜箔作为镀层的种子层。 2)RDL层集成到基板上。RDL层被制造出来后，它们在使用热压合的同时被转移到核心层的两边。
PTE工艺可分为两个不同的步骤： 1)在光敏电介质层中形成精细的沟槽； 2)金属化，包括种子层沉积、电镀和表面除铜。 首先刻蚀基板下侧铜箔，并使用真空压膜机在基板上侧压合感光膜，在光刻图案化后下一步是种子层沉积，采用物理气相沉积（PVD）分别沉积Ti和Cu作为阻挡层和种子层，接着采用电镀工艺填充沟槽，沟槽填充完后，使用化学腐蚀剂刻蚀掉上表面的铜从而露出线路。使用CTT和PTE两种方法分别达到了RDL1.5μm和2μm的线宽线距。 多层RDL的2.5D玻璃转接板技术。乔治亚理工学院的LU等研究了多层RDL的2.5D玻璃转接板技术，实现了面板级光刻后1.5~5μm的线条沟槽制备，并提出改进式半加成工艺法（SAP）达到了5μm以下低成本的线宽制作工艺，即用旋转金刚刀取代昂贵的CMP对层间RDL表面平坦化，进而做到低成本多层RDL堆叠。 首先在第一层RDL的基础上进行压膜，然后通过显影制作通孔并暴露出第一层RDL的铜焊盘，接着进行种子层溅射。溅射完成后，将高分辨率的光刻薄膜层压在基板上侧并进行高精度的曝光、显影。完成上述步骤后，采用电镀工艺填充通孔并用旋转金刚刀进行表面平坦化，最后去除光刻薄膜并完成种子层刻蚀。
玻璃基板的应用 与硅基转接板相比，玻璃通孔转接板具有更为优良的电学特性和材料特性，因此具有广泛的应用前景。 2013年，韩国Dankook大学开发出结构如图所示的TGV技术圆片级真空封装方案。该方案包括玻璃封帽、CPW器件层以及TGV衬底，腔体制作在玻璃封帽上。其TGV衬底与众不同，先后采用玻璃回流工艺与电镀铜工艺制作。简而言之，为先利用玻璃回流工艺制作硅导通柱，然后去除硅导通柱，用电镀铜作导通柱。CPW器件层制作在衬底密封环范围内，最后封帽与衬底通过硅-玻璃阳极键合形成密封腔，并制作外部的金属焊盘完成引线及封装。该方案电学性能优良，但工艺复杂。
2013年，LEE等利用玻璃穿孔技术实现射频MEMS器件的晶圆级封装，采用电镀方案实现通孔的完全填充，通过该方案制作的射频MEMS器件在20GHz时具有0.197dB的低插入损耗和20.032dB的高返回损耗。2018年，LAAKSO等创造性地使用磁辅助组装的方式来填充玻璃通孔，并用于MEMS器件的封装中。
玻璃通孔还可以在玻璃上制作空腔，进而为芯片的封装提供一种嵌入式玻璃扇出（eGFO）的新方案。2017年乔治亚理工率先实现了用于高I/O密度和高频多芯片集成的玻璃面板扇出封装。该技术在70um厚、大小为300mm*300mm的玻璃面板上完成了26个芯片的扇出封装，并有效的控制芯片的偏移和翘曲。2020年云天半导体采用嵌入式玻璃扇出技术开了77GHz汽车雷达芯片的封装，并在此基础上提出了一种高性能的天线封装（AiP）方案。工艺流程如图所示：
厦门大学的张淼创造性的引入TGV加工波导缝隙天线。首先采用激光诱导刻蚀制备波导缝隙阵列天线玻璃衬底，通过激光在玻璃上诱导产生连续性的变性区，后将变性后的玻璃在稀释氢氟酸总进行刻蚀，由于激光作用处的玻璃氢氟酸中刻蚀速率较快，所以玻璃会成块脱落从而形成目标通孔结构。最终刻蚀后的玻璃穿孔精度为±5μm，远远高于传统机加工的精度。其次，采用物理气相沉积对每层波导缝隙阵列天线玻璃衬底溅射铜层，经过氧等离子体清洗以彻底清除焊盘表面的有机物等颗粒，并使晶圆表面产生一定的粗糙度，为种子层的良好附着创造条件。清洗后的晶圆在烤箱150℃下烘烤60min彻底去除水汽。然后在磁控溅射设备中，晶圆表面溅射一层厚度约为5μm的铜层。最后，采用技术焊料键合技术将5片晶圆键合。用刮刀以及丝网将10μm厚度的锡焊料印刷到晶圆表面，然后在键合机的真空腔室中以240℃的温度加热，以40N的压力压合5min使焊料融化或相互扩散以达到键合的目的。工艺流程度如图：
2018年IWAI等使用导电胶填充玻璃通孔，从而实现多层玻璃基板堆叠，在回流过程中，通过该方案制作的多层玻璃基板的翘曲比传统有机基板要小，通过该技术可以实现高密度布线，同时具有较高的可靠性。2019年，IWAI等在多层玻璃基板的技术基础上，完成了一个多芯片封装的结构。其工艺流程如图：
玻璃基板的三维集成无源元件 玻璃基板具有优异的高频电学性能，因此被广泛应用于集成无源元件(IPD)之中。2010年，乔治亚理工的封装中心率先完成了基于TGV的滤波器设计与制作，并与相同的硅基电感对比，其中的电感结构采用TGV互连形成了高Q值的三维(3D)螺旋电感，展现了玻璃材料的优良电学特性。 2017年，日月光集团（ASE）的研究人员在玻璃基板上实现了面板级的IPD制作工艺，通过该工艺，成功在408mm×512mm的长方形玻璃基板上制作IPD，该方案板材翘曲可控制在1mm以内，并且无明显的结构剥落/分层现象，该方案进一步降低了IPD制作的成本。 2017年ASE的LEE等采用玻璃通孔制作3D电感，并利用晶圆级集成工艺的优势，将射频ASIC模块与玻璃IPD模块集成，形成晶圆级芯片封装（WLCSP）。 该工艺从TGV金属化和充填工艺开始，然后进行标准的晶圆级IPD工艺来完成前端结构。正面结构由电容器、RDL和凸点下金属（UBM）组成，然后将晶圆送到装配工厂进行晶圆级装配。装配完成后，再经过背面加工，形成3D电感和焊球焊盘。背面工艺包括玻璃晶片减薄、背面RDL和钝化工艺。最后是制作锡球和切割以形成WLCSP。
大算力时代必经之路:COWOS及HBM 1.先进封装：大算力崛起，后摩尔时代的破壁者 1.1.先进封装打破集成电路限制，迈向高密度、高集成、低功耗 先进封装助力“超越摩尔”，实现高集成、小面积、低功耗。1965年5月，仙童半导体和英特尔的联合创始人之一戈登·摩尔发表了一篇题为《Crammingmorecomponentsontointegratedcircuits》的论文，在这篇论文中，Moore预测：芯片上的晶体管数量大约每两年翻一番。简单来说，摩尔定律指芯片上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍，或成本下降一半。 而如今，延续摩尔定律所需的新技术研发周期拉长、工艺迭代周期延长、成本提升明显，集成电路的发展受“存储墙”“面积墙”“功耗墙”和“功能墙”的制约。 针对“存储墙”，即处理器的峰值算力每两年增长3.1倍，而DRAM的带宽每两年增长1.4倍，使存储器发展速度远落后于处理器。 而通过TSV、微凸块等先进封装技术制备HBM（高带宽存储器），能够大幅提升内存带宽，并将其与GPU通过interposer相连，可以实现存储器与处理器之间数据的超近距离传输。 例如，当前SKHynix的HBM3芯片最高带宽达到了819GB/s，是GDDR5的25倍左右。针对“面积墙”，即芯片尺寸受限于光刻机的光罩极限，当前最先进的极紫外光刻机的最大光罩面积为858mm2（26mm×33mm）,突破光罩面积将付出极高成本，英伟达H100GPU芯片，采用台积电采用4N工艺制造（5nm+），芯片面积为814mm2，具有800亿个晶体管，逼近芯片面积极限，单颗芯片价格高达723美元。 此外，随着芯片面积增加，良率随着面积增大而下降。如，工艺成熟后，芯片面积从213mm2增加至777mm2，良率从59%下降到26%，使得成本大幅提升。而通过先进封装技术集成多颗芯片如“chiplet”异构集成技术，将大芯片拆分成多颗芯粒，以搭积木的形式将不同功能、不同合适工艺节点制造的芯粒封装在一起，是突破“面积墙”的一种低成本主流方案。 针对“功耗墙”，即近年来单个GPU和CPU的热设计功耗（TDP）逐年增大，2024年单个GPU的TDP将突破千瓦级，而大算力趋势下芯片系统的TDP可能突破万瓦级。例如，GPT最新参数量高达1.8万亿，消耗电力可能提升至32.4TWh（假设训练一次消耗电力15兆瓦，跑3个月）。使用3D堆叠、超短距离传输叠加液冷等先进冷却技术能够有效降低功耗。 针对“功能墙”，即单一衬底可实现的功能有限，亦可通过多芯片异构集成技术，实现传感、存储、计算、通信等不同功能元器件集合，达到电、磁、光、热等多物理场的有效融合。
1.2.2028年先进封装预计市场占据58%封装市场，2.5D/3D渗透速率亮眼 先进封装占据封装半壁江山，AI算力拉动2.5D/3D迅速发展。根据Yole的数据，2022年先进封装市场规模为443亿美元，预计到2028年，其市场规模将提升至786亿美元，市场占比将提升至58%，CAGR为10.6%。从先进封装细分市场看，当前倒装封装FC（FlipChip）由于成熟、完善的工艺平台及具备竞争力的成本优势，占比达到51%。 而在人工智能、5G通信和高性能计算等产业的推动下，2.5D/3D封装成为行业黑马，2022年市场规模为92亿美元，预计到2028年，将一跃成为第二大先进封装形式，市场规模将提升至258亿美元，CAGR高达18.7%。 “弯道超车”+“广阔市场”双轮驱动，国内先进封装渗透率持续上升。据中国半导体协会估计，2022年国内总封装市场规模近3000亿元，先进封装占比达38%，2026年中国封装市场规模将达3248亿元。随着高性能计算、先进存储等高附加值市场需求及产业链国产化，先进封装市场占比有望进一步提升至39%，达1300亿元。 1.3.OSAT、Fab、IDM齐发力，CR3占据50%以上市场 IDM、Fab厂纷纷入局，先进封装迎来扩产浪潮。目前以日月光、安靠、长电科技、通富微电等为代表的OSAT厂商，2022年占据先进封装市场份额65.1%。 OSAT厂商主要聚焦于先进封装中后端，以封装基板为核心，倒装封装FCBGA、FCCSP占据先进封装主流；以台积电为代表的Fab厂，2022年先进封装市占率达12.3%，其产品主要聚焦于与晶圆制造类似的先进封装制程，如2.5D/3D技术。 IDM厂如三星、英特尔等也首要进攻2.5D/3D市场。当前，先进封装已在芯片战争中占据愈加重要的地位。2024年，台积电将预计投资的280-320亿美元中的10%投向先进封装。 现有CoWoS月产能约1.5万片，预计到2024年底，台积电CoWoS封装月产能有望达到3.6-4万片。日月光资本支出较2023年预计增加40%-50%，超22亿美元，其中有65%将用于封装业务，尤其是先进封装业务。 中国大陆封测厂中，长电科技2023年预计资本开支65亿元，产能扩充面向高性能、先进封装领域及加速XDFOI技术量产，其中先进封装占比超过80%。通富微电海外扩张进展顺利，2023年6月通富超威槟城新厂房建设启动，总投资额接近20亿令吉（约合4.3亿美元），未来也将持续扩产。 2.先进封装基石：二维、三维高集成，Bump、RDL、TSV三重心 封装技术经历第三次重大变革，迈向高引脚、高集成、高互联。封装技术最早起源于以双列直插封装DIP为主的直插型封装。20世纪80年代，封装技术迎来第一次重大变革，顺应电子设备系统小型化和集成电路薄型化要求，由通孔插装进入到表面贴装时代。 封装技术的第二次重大变革发生在20世纪90年代前中期，以BGA（BallGridArrayPackage，球栅阵列封装）为代表的先进封装技术开始涌现，封装向高引脚数量、高集成迈进。 20世纪末期后，随着封装尺寸进一步缩小及工作频率增加，封装方式迈向三维堆叠和异构集成，CSP（Chip-ScalePackage，芯片级封装）、WLP（Wafer-LevelPackage，晶圆级封装）、SIP（SystemIna3Package，系统级封装）、2.5D/3D封装开始涌现，由此进入先进封装时代。 先进封装主要通过平面与空间上的革新实现连接的密集化、堆叠的多样化和功能的系统化。 （1）平面上，以BumpI/OPitch（凸块间距）的缩小化和RDLL/S（Re-distributedLayer重布线层，线宽/间距）的精细化为核心驱动，来实现高互联、低功耗、低单位面积成本的封装技术。例如：RDL（RedistributedLayer重布线层）线宽线距迈向2/2μm尺度，bump微凸块间距从80μm迈向40~50μm尺度； （2）空间上，先进封装向三维发展，以高度集成化、高度功能化为目标，典型代表为2.5D/3D封装、SiP系统级封装、Chiplet等。3D堆叠间距向几微米缩小，wafertowafer甚至缩小至百纳米尺度。 2.1.核心技术一：Bumping为先机封装的基石 Bumping技术是倒装封装的基础。主要通过在晶圆或芯片表面焊接球状或柱状金属凸点来实现界面间的电气互联，核心在于UBM（凸点金属化）及凸点的制备。 Bumping主流工艺主要为电镀，首先，采用溅射或其他物理气相沉积的方式在晶圆表面沉积一层钛或钛钨作为阻挡层，再沉积一层铜或其他金属作为后面电镀所需的种子层。 其次，通过光刻工艺设计bumping所需的图形。随后，晶圆进入电镀机，通过控制电镀电流、时间等，在定义图形区生长并得到一定厚度的凸点金属层作为UBM，电镀完毕后去胶，并以电镀凸点层作为掩膜，自对准去除凸点外的种金属层。 最后通过回流形成大小均匀、表面光滑的凸点阵列。 采用倒装焊能够使互联路径更短、互联尺寸小、优良的散热性能，且封装的厚度更薄。目前国内OSAT封测厂商如华天科技、长电科技、通富微电、甬矽电子等均已具备bumping制造能力。 2.2.核心技术二：RDL重定义二维集成 RDL技术通过重布线，提升二维平面设计灵活性。RDL技术主要用于晶圆级封装中的扇出型（Fan-out）封装，通过聚合物（PI或PBO）实现重布线，连接芯片焊区及凸点，由于对芯片上的触点进行重新布局和导电，可以将芯片管脚引出到外部更宽松的区域，从而降低了封装难度，增加了I/O引脚数量。在加入有源/无源器件后，即变为系统级封装。 WLCSP无需封装基板的倒装而直接实现芯片粘结，更加牢固，工艺更简单，甚至不需要底部填充，灵活性也更高，能够满足便携、高速的应用需求。 RDL工艺流程主要包括： 1）涂覆一层聚合物薄膜作为钝化层，以起到应力缓冲的作用，现已开始采用PSPI（光敏性聚酰亚胺）薄膜以同时起到钝化保护及光刻胶的作用； 2）以曝光显影的方式定义新的导线涂层，并用电镀技术制作新的金属线路及凸点，实现引脚的重分布。 重布线层在延伸和互联二维平面起到关键的作用，被广泛应用于扇入型WLP（Fan-in）、扇出型WLP（fan-out）、甚至2.5D/3D封装中。 RDL工艺难点在堆叠层数、线距线宽及对良率的控制，当前台积电、Intel走在5层RDL量产前列。国内，长电科技（5层以上）、通富微电（5层，65*65mm超大尺寸）、华天科技、盛合晶微（4层以上，成品尺寸达1600mm2）等已具备RDL量产能力。 晶圆级封装基于RDL技术，应用于轻量化消费市场。晶圆级封装直接在晶圆/重构晶圆上进行大部分或者全部的封装测试后，再将晶圆切割成单颗芯片的封装技术。相较于传统封装技术，晶圆级封装不需要引线框架、基板等介质，可以显著减小封装的尺寸和重量，主要应用于轻量化消费电子产品，如智能手机、平板电脑和可穿戴设备等。 晶圆级封装fan-in（扇入型）和fanout（扇出型）两类，其主要区别在于RDL（重新布线层）的分布方式。在fan-in封装中，RDL通常用于将芯片的连接引脚（Pads）通过金属线（WireBonds）连接到封装基板的内部。 fan-in首先在晶圆上进行封装，完成后再进行切割，布线完全在芯片尺寸内完成，封装大小与芯片尺寸相同。这种布线方式限制了引脚数量和连接密度，因此适合于单个芯片的封装。 相比之下，在fan-out封装中，RDL用于在封装基板的外部形成一种扩展式布线结构，使连接引脚可以在基板上自由布置并连接到多个芯片或其他器件。 fan-out先将切割后的芯片布置到人工载板上，再进行晶圆级封装，最后再次切割，布线既可以在芯片内也可以在芯片外，能够提供更多的I/O端子，扩大封装面积。这种布线方式允许实现更高的连接密度和更多的功能集成，因此适合于多个芯片的封装。 Fan-out工艺分为面朝上的先芯片处理（Chipfirst-faceup）、面朝下的先芯片处理（Chipfirst-facedown）和面朝下的后芯片处理（Chiplast-facedown）。 Chip-first的工艺先塑封芯片，按芯片线路面朝上或朝下分为两类。面朝上的先芯片处理是将芯片面朝上排列并固定在临时载板上，塑封、CMP减薄以露铜，再做RDL重布线、布线好后在RDL层上植球、最后解键合。面朝下的先芯片处理则是将芯片面朝下固定在临时载板后，塑封完成即解键合，再完成RDL和植球。 英飞凌最早报道的eWLB即采用此工艺。面朝下工艺面临着在移除载板后做RDL可能造成的翘曲问题，面朝上工艺则解决了翘曲问题，封装厚度更薄，散热更好，但多了预制铜柱、CMP减薄步骤，成本较高，周期较长。 Chip-last则是先在硅承载片上制作RDL层和凸点，再将芯片倒装键合到晶圆上，塑封后，移除硅承载片，切割分离成单个芯片。该方法RDL精度更高、产出率更高，由于硅承载片的支撑，也改善了翘曲问题，是制备高精度RDL中介层的首选方案。 板级封装（FOPLP，Panellevelpackage）为下一代晶圆级封装诱人趋势。板级封装，即在面板尺寸而非硅晶圆尺寸上实现扇出布线的先进封装工艺，载板尺寸从8/12寸wafercarrier更改为515*510mm或600*600mm甚至更高方形面板，因此封装效率更高。基于产业数据调研，当板级封装良率达到90%时，总扇出封装成本可能降低50%。 三星是最早开始进行板级封装的公司，其第一代Exynos9110率先在GalaxyWatch上应用，2023年，基于FOPLP技术的SOC芯片首次搭载于GooglePixel7手机上，当前，三星正集中于2.5D方案的开发。 FOPLP已进入量产线，而由于其封装尺寸提升，对产线和设备要求随之提升，其成本优势仍有赖于产线良率及稼动率。国内公司如华天科技、奕成科技、中科四合等已开始布局。
2.3.核心技术三：TSV技术是三维堆叠的利刃 空间上革新的技术核心为TSV硅通孔（ThroughSiliconVia）技术。TSV本质是晶圆上的制程，通过在硅中介层或芯片中插入垂直的金属填充孔，能够短距离连接上下层芯片，大幅缩短互连线长度，减少信号传输延迟和损失，是2.5D/3D的核心技术。 TSV的尺寸多为10μm×100μm和30μm×200μm，开口率介于0.1%~1%。TSV技术主要分为Via-first、Via-middle、Vialast三种方案。 Via-first在前段制程（FEOL）之前制作TSV孔，再做电路器件和金属互联，实现coretocore的连接，该方案目前在微处理器等高性能器件领域应用较多，主要作为系统级芯片SOC的替代方案；Via-middle通孔制造在有源器件之后、金属互联（BEOL）之前，硅通孔技术即用Viamiddle；Via-last是在BEOL之后穿孔，不改变现有集成电路的流程和设计，具有较低种子层沉积成本、缩短电镀时间、产能更高，目前，部分厂商已开始在高端的Flash和DRAM领域采用Via-last方案，即在芯片的周边进行打孔，然后进行芯片或晶圆的堆叠。 我国头部封测厂已开始布局2.5D/3D技术，如通富微电（2.5D/3D封装平台VISionS）、长电科技（XDFOI™chiplet技术平台）、华天科技（3DMatrix）、晶方科技（CIS领域）等。 TSV核心工艺在刻蚀、铜电镀与临时键合/解键合。完整TSV包括TSV孔制作、正面制程、背面制程。其中TSV孔制造工艺主要包括： 1）光刻，定义开孔； 2）深孔刻蚀； 3）沉积介质保护层/扩散阻挡层/种子层； 4）电镀铜； 5）化学机械抛光表面平坦化和去除多余种金层； 6）磨削露铜。 从成本看，铜电镀和临时键合/解键合在TSV工艺中占比最大，均达到17%。高深宽比刻蚀一般采用Bosch刻蚀，一步刻蚀一步沉积，刻蚀速率可达50μm/min，深宽比达1:80，精度为亚微米级，北方华创12英寸深硅刻蚀机PSEV300已量产销售。 介质保护层SiO2沉积一般用PECVD，北方华创选择PEALD方案。阻挡层（Ti/TiN或者Ta/TaN等）和种子层（Cu等）则选择PVD方案。 铜电镀采用ECP电化学电镀设备，北方华创、盛美上海等已实现出货。为了TSV填充均匀，电镀液中需要通过添加剂调节孔底部、孔侧壁、表面的电镀沉积速率，安集科技、上海新阳、艾森股份已具备批量出货能力。 TSV主要有存储3D封装、2.5D中介层封装、CIS传感器3DWLCSP封装三大领域。TSV主要有三大应用领域： 1）应用于存储类产品的3DIC封装，助力增加存储容量、降低功耗、增加带宽，典型应用如HBM堆叠，深宽比可达20:1； 2）应用于CIS等传感器领域的3DWLCSP封装，该工艺主要采用vialast，TSV深宽比较小（1:1~3:1），这也是TSV目前应用最成熟的领域；
3）2.5D中介层封装，主要用viamiddle工艺，主流深宽比达10:1，厚度为100μm。
在3D堆叠时，以CoWoS-S为例，其主要工艺特点如下： 1）通过微凸点（μbump）将多颗芯片键合至无源转接板上，形成芯片至晶圆（ChiponWafer,CoW）； 2）减薄晶圆背面以漏出TSV； 3）制备可控塌陷芯片连接C4凸点； 4）切割晶圆并将其倒装焊制封装基板上（WaferonSubstrate,WS）。 2.4.下一代封装技术：混合键合掀起浪潮 混合键合是实现高密度堆叠的核心路径。随着高性能运算带动的多颗芯片垂直互联要求提升，传统的微凸点技术面临焊料电迁移、热迁移、桥连短路等可靠性加剧的问题，不再满足堆叠尺寸极小、I/O密度要求极高的堆叠需求，混合键合（或称Cu-Cu直接键合）工艺应运而生。 混合键合的本质是，将铜/SiO2打磨出极其光滑的表面，稍微施加压力或高温，在范德华力的作用下，就可以实现永久键合。由于Cu-Cu、SiO2-SiO2、Cu-SiO2界面间都可以同时键合，因此称为混合键合。 该技术的关键点在低粗糙度的磨平方法、高精度的对准方法、晶圆翘曲的控制方法和铜焊盘凹陷的控制方法等。为了增强表面结合力，需要增加等离子活化等工序，再通过高精度倒装热压，实现多界面间的混合键合。混合键合的核心要素有三：高洁净度（nm级控制）、高平整度及粘合强度，因此需要先进的前端设备及更贵的洁净室。 混合键合可分为WafertoWafer及DietoWafer两类。前者主要应用于3DNAND、CIS等Wafer间堆叠，对准精度要求极高，偏移量在小百nm以内，典型代表如长存3DNANDX-stacking架构，EVG单台设备价值量约为500~800万欧元/台。 DietoWafer则主要应用于3DDRAM、SOIC、异构集成等，对准精度要求一致，但对机台速率及清洁度提出更高要求。 当前，混合键合精度的极限可以达到0.05μm以下，海外头部公司Besi设备可以实现10μm以下的连接点间距、0.5-0.1μm的对准精度，以及1w~100w连接点/mm2的连接密度。 单台设备价值量也迅速提升，以Besi为例，同系列倒装用固晶机单价大约50万美元/台，而混合键合设备单价将提升至150~250万美元。 受先进封装拉动，混合键合有望于2024年迅速起量。最初，混合键合最重要的驱动因素是缩小SRAM与逻辑芯片间的间隙，将SRAM放置在逻辑芯片之上。 例如，台积电SoIC是目前唯一实现D2W混合键合商业化的技术，并应用于AMD3DV-Cache上（AMDMI3000），其将SRAM堆叠在处理器上，连接密度相对2D工艺高了200倍，互联密度相对单纯使用微凸点工艺高了15倍，芯片互联的能效也比微凸点工艺提高了3倍。 当前，混合键合设备尚处于产品导入期，在图像传感器、逻辑芯片和存储器领域初步实现产业化。三星将在X-Cube、Saint平台上均将采用混合键合，分别用于内存内存、逻辑芯片-存储芯片/逻辑芯片的堆叠，英特尔则将把其应用在Foveros上，有望在2024年率先实现逻辑芯片与互连器之间的混合键合技术。 此外，海力士也可能率先使用混合键合至其HBM4芯片上。根据Besi预测，中性假设下，2025年对混合键合系统需求将超过200台。 3.先进封装模式梳理：2.5D/3D封装引领浪潮，HBM打破“存储墙” 3.1.台积电、三星、英特尔面向未来的2.5D/3D封装 具备2D/2.5D/3D封装能力的龙头企业主要为台积电、三星、英特尔。先进2D封装主要为晶圆级封装技术，应用于消费电子、电源管理芯片等对轻量化、微小化要求较高领域。而2.5D/3D封装则由于其高集成、高性能为人工智能、大数据、云计算等高性能计算提供技术支撑。 3.1.1.台积电先进封装引领行业风潮，3DFabric平台助力多维发展 台积电先进封装主要基于3DFabric技术平台，以实现最终SOC分区及Chiplet异构集成，将系统晶体管数量提升5倍以上，达到半导体器件和系统的高性能拓展。 3DFabric技术平台主要包含三类前沿技术： 1）基于前端的SoIC（SystemonIntegratedChips，系统级集成芯片）技术； 2）基于后端的CoWoS（ChiponWaferonSubstrate）技术； 3）基于后端的InFO（IntegratedFan-Out）技术。 前端SoIC技术提供小芯片的灵活设计和集成，而后端的CoWoS技术为云/AI、数据中心、高端服务器等高性能计算提供技术支持、InFO技术由于其轻薄性能则为手机、物联网等应用创造条件。 3.1.1.1.台积电SoIC技术走在键合最前沿 SoIC混合键合技术助力Chiplet实现。SoIC技术是业内首个实现3D逻辑对逻辑和存储对逻辑芯片堆叠的技术，能够将具有不同芯片尺寸、功能和晶圆制程的好芯片(KnowGoodDies)进行异构集成，从而形成紧凑的新系统芯片。SoIC看起来像一个通用SOC芯片，只是嵌入了多个预先设计的异构集成芯片。它主要使用前端工艺制造，可以应用到后端封装技术平台（例如FC、CoWoS和InFO）中，为未来高性能计算、AI、5G通讯、边缘计算提供技术支持。 SoIC技术本质上在创造键合界面，通过混合键合的方式使芯片可以直接与芯片堆叠，且无需芯片间填充（Underfill），分为ChiponWafer（CoW）和WaferonWafer（WoW）两类。 以WoW为例，是将两晶圆先进行铜导线介电层的沉积以及平坦化，形成金属和氧化物的混合界面，在混合键合前经过电浆活化让二氧化硅表面生成范德华力，利用此吸引力将两者贴合，再以高温退火使两侧导线中铜离子相互扩散而形成永久键合。传统微凸块连接方式受限于凸块直径，当bumppitch达到10μm以下便很难实现量产。 与2.5D/3DIC技术相比，SoIC的Bump密度可提升10倍，并用于10μm以下bump及bump间距的连接。此外，极小的bump和其中的填充也可能增加寄生电容电阻和电感，其功耗仅为3DIC形式的1%。 AMD2023年发布的AI芯片MI300系列产品将搭配SoIC和CoWoS封装，其中MI300X支持高达192GB的HBM3内存，HBM内存带宽5.2TB/s，InfinityFabric带宽896GB/s，晶体管1530亿个，芯粒12个。 除此之外，苹果也规划导入SoIC制程，计划采用SoIC搭配InFO方案，目前正在小试量产中。为满足客户需求，台积电持续扩产，2023年底SoIC月产能2000片，目标2024年底6000片/月，2025年有望提升至1.4~1.45万片/月。
3.1.1.2.台积电CoWoS技术引领2.5D/3D封装浪潮 CoWoS技术核心工艺在转接板。CoWoS技术是台积电针对需要整合先进逻辑与高带宽存储器的高性能计算开创的2.5D/3D封装模式。CoWoS技术主要基于无源转接板，根据转接板类型不同可分为CoWoS-S（Siinterposer）、CoWoS-L（LSI+RDLinterposer）和CoWoS-R（RDLinterposer）。 CoWoS-S采用硅基转接板，能够为高性能计算提供最高晶体管密度和最佳性能。CoWoS-S目前已发展至第5代，CoWoS-S5通过双路光刻拼接法，将硅中介层扩大到2500mm2，相当于3倍光罩面积，拥有8个HBM堆栈空间，此外，转接板性能也被优化，如集成深沟槽电容器（iCap），电容密度超过300nF/mm2，5层亚微米铜互联，并引入新型非凝胶型热界面材料（TIM），热导率>20W/K。 但硅中介层的产能一直是CoWoS的制约，主要由于65nm+的光刻机产能限制、拼接带来的良率损失以及wafer面临的翘曲问题。以英伟达H100为例，硅中介层占据整个BOM成本的8%，占据台积电CoWoS封装的35%。而其上的TSV通孔又几乎占据硅中介层40%的成本。台积电也推出了其基于完全RDL层和RDL+LSI的CoWoS-R和CoWoS-L技术。 CoWoS-L采用RDL和本地硅互联（LSI），作为台积电最新技术，兼具二者优势、成本与性能考量，类似于Intel硅桥，台积电用10+LSI小芯片替代了一个硅中介板。其基于1.5倍光罩面积的转接板、1颗SOC×4颗HBM单元，且可进行拓展，提升芯片设计及封装弹性，堆叠最多达12颗HBM3，已在2024年推出。 CoWoS-R则适用于无需要非常密集的芯片堆叠的地方，但仍与高性能计算相关，其基于InFO技术的RDL层进行互联，RDLinterposer有6层铜层，线宽线距2μm，用于HBM和SOC异构集成中。 RDL层机械灵活性较高，增强了C4接头的完整性。可以容纳8个HBM和4个SoC。 CoWoS-R可以将中介板大小提升至3.3个光罩面积，而当前H100用中介板仅为2.2倍光罩面积。由于CoWoS-R和CoWoS-L采用有机层直接与芯片相连接，现行大规模倒装回流焊方式可能不再适用，可能转而采用热压键合的方式，仅对芯片连接区域进行焊接。 CoWoS技术成为高性能计算主流路线。截至目前，英伟达、博通、迈威尔、谷歌、亚马逊、NEC、AMD、赛灵思、Habana等已经广泛采用CoWoS技术。继2023年10月英伟达确定扩大下单后，苹果、AMD、博通、迈威尔等重量级客户同样积极追单。自2016年，CoWoS-S技术被开始用于超级计算机中，最典型的应用是将GPU核和高密度HBM共同封装连接成为GPU超级算力体系。同时，一些CPU也采用CoWoS-S技术同HBM连接来作为超级计算机的处理单元。 根据台积电统计，2020年，搭载CoWoS-S的系统总算力占总TOP500超级计算机系统算力的50%以上，CoWoS技术已广泛用于高性能计算中，并正成为大算力时代的风向标。先进ASIC领导厂商GUC（创意电子）宣布，公司利用台积电的7nm、5nm和3nm技术和3DFabric技术（包括CoWoS、InFO和SoIC），建立了完整的2.5D/3D小芯片IP产品系列。该解决方案现已在创意电子5nmHBM3PHY中经过硅验证，速度高达8.4Gbps。 应用CoWoS技术最典型的案例来自英伟达系列GPU、GoogleTPU及AMDMI300系列。英伟达最强AI芯片架构B200系统于2024年GTC大会发布，该系统预计采用2个基于台积电CoWoS的芯片，连接8个8HiHBM3E中，总容量达192GB。 台积电正加紧布局CoWoS产能。当前，台积电CoWoS产能处于供不应求阶段。2023年底CoWoS月产能约1.5万片，近期台积电追加了新一轮的CoWoS设备订单，并要求2024年第4季度交付，预计到2024年底，台积电CoWoS封装月产能有望达到3.6-4万片。 3.1.1.3.台积电InFO技术为移动通讯的标杆 InFO为需要高密度互联的移动通讯、高性能计算领域提供技术支撑。InFO基于晶圆级封装，通过高密度的RDL层和TIV（ThroughInFOVia，InFO通孔）连接。其中InFO_POP是业界第一代3D晶圆级FO封装，移动应用处理器和DRAM通过高密度RDL和TIV互联，由于无需有机基板和C4基球，InFO_POP比FC_POP拥有更轻薄、更优异的电性能和导热性能。InFO_POP2016年推出，成功搭载于苹果iPhone7的A10处理器中，成为移动封装技术新标杆。InFO_oS面向HPC，允许多个晶粒集成，可以通过2/2μmRDL线宽/线距实现不同功能的逻辑chiplet的集成。它能实现最小40μmI/O间距、130μmC4铜球间距、在大于65×65mm的基板上搭载大于两倍光罩面积的InFO。该产品于2017年Q4出货。InFO_LSI作为InFO_oS的升级技术，将RDL和CoWoS里的LSI技术结合，达到极致互联带宽和成本的折中。台积电最新技术InFO_3D允许逻辑和逻辑芯片间垂直堆叠，并在下方布线，以便分配电路和信号。InFO最早应用于2016年推出的iPhone7中的A10处理器，目前苹果A系列应用处理器是InFO封装最大应用。 3.1.2.三星先进异构封装，提供从HBM到2.5D/3D的交钥匙解决方案 三星先进封装方案包括了2.5Di-Cube和3DX-Cube在内的丰富的交钥匙工程。i-Cube系列封装面积均为85×85mm2，可放置8个HBM，interposer尺寸为三个光照面积，微凸块间距为40μm，interposerC4间距为150μm。未来，interposer尺寸将扩大到4倍光罩面积，有12个HBM凸块数量，微凸块间距减小为25μm，封装尺寸扩大到85×85mm2。 其中，i-CubeS是HBM和逻辑芯片布置在同一硅中介层上，提供出色的带宽和性能。I-CubeE则采用硅嵌入式结构，应用FOPLP封装的RDL中介层，用硅桥满足高速运算的要求，兼具了RDL的成本效益，比i-CubeS成本降低22%。 X-Cube则是三星3D封装的解决方案，在垂直空间上堆叠逻辑芯片，包含TCB和HCB两种方案。TCB的凸块间距为25μm，硅片厚度40μm，通过热压键合的方式进行芯片的堆叠。而HCB方案则采用先进的混合键合方法，凸块间距下降到4μm，硅片厚度仅为10μm，将空间进一步压缩。百度昆仑AI处理器也搭载了三星i-Cube方案。 三星面向未来先进封装方案向高集成演进。在Bump兼具大于20μm时，可以使用TCB焊锡的微凸块，但内部互联走向微缩，互联方式将从热压键合迈向混合键合。在该方式下，密度有望提升100倍，带宽提升150倍，功耗效率提升30%。面向未来，芯片将在3D水平上将进一步集成，在logicdie上垂直堆叠存储芯片，功耗效率提升40%，降低延迟10%。 3.1.3.Intel先进封装方案兼具性价比及可拓展性 Intel2.5D/3D封装主要通过EMIB和Foveros两个技术方案实现。EMIB（EmbeddedMulti-dieInterconnectBridge，嵌入式多芯片互连桥接）是Intel2.5D的解决方案，指将两个芯片间通过一个有机基板进行互联，而硅桥（EMIB）内嵌于基板之内。台积电的CoWoS-S方案则是将硅中介层置于有机基板之上。根据Intel，与用整层硅中介层相比，Intel的方案性价比更高，且基板更易拓展，实现多芯片的连接。 具体而言，先制备HDI基板层，中间形成凹陷以用于EMIB硅中介层的放置，覆盖HDI层，将EMIB和HDI基板导通，并制备用于连接芯片的bump（FLIbump），最后通过热压键合等方式将逻辑芯片和其他异构芯片（HBM/等chiplet）相连接，其中，EMIB的准确埋入并与有机基板强结合是核心工艺。 在一片有机基板上，EMIB桥的数量可以达到10个以上。当前，bump间距已经从55μm缩小到45μm。IntelEMIB技术于2017年量产，当前已在英特尔SapphireRapids系列处理器，SierraForest处理器上实现应用。
Foveros是Intel2.5D/3D解决方案。Foveros于2019年推出，最早用于Lakefiled处理器，使用微凸点、将基础逻辑芯片和顶部的活动组件（如另一个逻辑芯片、内存、FPGA或模拟/RF组件）紧密连接在一起，这种face-toface的连接方法提供了高密度的互连和较低的功率损失。Foveros第一代bump间距为50μm，第二代间距已缩小到36μm，采用4nm工艺制程，并已用在MeteorLake处理器上。 MercuryResearch预计2024年MeteorLake可能占据IntelC端CPU出货的55%~60%。Foverosomni是第三代Foveros，bump间距缩小到25μm，基于全向互联（ODI）技术，悬臂式铜柱的采用可以绕过TSV直接向顶层芯片供电和输出信号，让顶层芯片的大小能够比基底芯片更大，使设计具有更高灵活度，且连接损耗更小。Foverosdirect则采用铜铜键合互联，其将芯片间距降低至10μm，密度是Foverosomni的6倍。根据英特尔，FoverosDirect解决方案将首发于英特尔ClearwaterForestXeonCPU，预计将于2024年年中推出。 当前Intel将EMIB技术和Foveros技术结合，推出EMIB3.5D。该技术非常适合需要在一个封装中组合多个3D堆栈的应用。例如，英特尔®数据中心GPUMax系列（PonteVecchio）使用EMIB3.5D创建了英特尔有史以来最复杂的异构芯片，在2023年Q1发布，用于AI计算和数据中心，拥有超过1000亿个晶体管。英特尔在其PonteVecchio产品中总共使用了47个芯片，包括16个XeHPC核心芯片、8个Rambo缓存、2个Xe基础芯片、11个EMIB互联、2个XeLink和8个HBM堆叠。计算性能可达到英伟达A100的2.5倍。 3.2.海力士、三星、美光HBM打破“存储墙” 3.2.1.高性能计算要求高带宽低功耗，HBM应运而生 HBM成为大算力必经之路，预计2026年市场规模接近130亿美元。由于GPU存在大量并行运行的线程的访存请求，要求配备高带宽大容量的存储器，小尺寸高带宽、高容量的HBM应运而生。而在AI大算力的需求下，高带宽存储器（HBM）基本成为当前突破内存墙的必经之路。2022年，HBM市场需求量181.3百万GB，预计未来2年，HBM市场年增速有望达到52.5%。 受AI算力推动，行业权威机构上调预期，根据Yole预测，以11.7美元/GB测算，2025年HBM市场规模有望近200亿美元。英伟达、AMD、谷歌等AI服务器均使用HBM，带动HBM产业链加速增长。英伟达B200在COMPUTEX2024上，英伟达确认其计划于2026年推出“Rubin”下一代数据中心GPU架构，RubinGPU配备8个HBM4芯片，其增强版RubinUltraGPU将配备12个HBM4，计划于2027年推出，预示着HBM堆栈个数进一步提升。 HBM高带宽低功耗，适用于内存和处理器间的高频率迁移。根据JEDEC分类，HBM属于GDDR（GraphicsDoubleDataRate，图形DDR存储器）的一种。此前主流GDDR存储器主要采用点对点的连接，而为了增加存储带宽或者容量，就需要更多的存储通道，但这种方法受到封装引脚和功耗的限制。 HBM则通过TSV硅通孔、微凸块等先进封装技术将多个DRAM垂直堆叠，与GPU通过中介层interposer互联封装。每个HBMDRAM芯片可通过多达8条通道与外部相连，每个通道可单独访问1组DRAM阵列，通道间访存相互独立。逻辑芯片可控制DRAM芯片，并提供与控制器芯片连接的接口，主要包括测试逻辑模块和物理层（PHY）接口模块，其中PHY接口通过中间介质层与CPU/GPU/SOC直接高速连通，直接存取（DA）端口提供HBM中多层DRAM芯片的测试通道。从封装上看，HBM可以放在距离GPU更近的位置。HBM具备高速、高带宽、可拓展性（通过4、8、12等多层堆叠）、低功耗、小体积特点。 举例而言，虽然HBM2E单引脚最大I/O速度3.2Gbit/s低于GDRR57.0Gbit/s，但由于其三维堆栈，总接口位宽1024bit比GDDR532大很多，所以总带宽可以达到GDRR5的十倍。功耗上，由于用TSV和bumping技术实现了较短传输路径、较低引脚I/O速度和电压，以海力士HBM3E为例，功耗较GDDR6提升70%，而带宽提升至18.3倍。 HBM成为军备竞赛核心。从目前已量产的HBM来看，已经经历了4代。第一代标准于2013年推出，2015年，海力士推出HBM1，实现了128GB/s的总带宽，最先搭载在AMD的GPURedeonR9FuryX上。第二代，HBM2芯片由2016年三星率先量产，堆叠层数达到8层，总带宽提升至307GB/s，是GDDR5的9.6倍。2016年，HBM2搭载于英伟达针对数据中心和HPC场景的专业级GPUTeslaP100上，称为“地表最强”并行计算处理器。 此后，英伟达用于数据中心加速计算的GPUV100、A100、H100/200、到当前的B200，均搭载HBM存储器。第3代HBM2E，三星2020率先量产，实现460GB/s的带宽、容量提升1倍到16GB。第四代HBM3，海力士2022年率先量产，根据JEDEC标准，HBM3在HBM2E的架构基础上扩充升级，单引脚速率提升1倍，将独立通道的数量从HBM2的8个增加到16个，每个通道有2个伪通道，HBM3实际上支持32个通道。 SKHynix的HBM3芯片最高带宽达到了819GB/s，相比HBM2E提升了78%。2023年4月，海力士推出HBM3E，堆叠层数从8层增加到12层，最大带宽1.15TB/s。预计HBM4堆叠层数可能达到16层。头部厂商积极布局，加快扩产。 当前，海力士已占据90%以上HBM3全球份额。海力士8层堆叠HBM3E于2024年2月量产，将搭载到英伟达最新H200、B200上，将于2024年Q2开始出货。4月，海力士计划与台积电合作开发HBM4，采用台积电先进制程对baselogicdie增加更多功能，预计在2026年投产。 三星HBM3已经23年年末供货，HBM3E顺利通过客户验证，预计2024年上半年量产。美光HBM3E预计于2024年Q2出货，且24年HBM产能已销售完毕，2025年绝大部分产能已被预定。产能方面，海力士2024年资本支出约76亿美元，同比提升约30~40%。海力士预计，2030年HBM年出货量将超过1亿颗。三星将投资7000-10000亿韩元投资新封装线，预计2024年HBM出货量将提升2.9倍，2025年可能再翻倍。 3.2.2.小体积、高传输，HBM封装核心在晶圆堆叠 HBM核心工艺包含成孔、晶圆支撑（减薄）、微凸块制备及芯片堆叠，尤其晶圆堆叠决定HBM公司核心竞争力。HBM的制备流程主要包括：TSV通孔刻蚀（和常规TSV刻蚀类似，包含硅刻蚀、沉铜、CMP露铜等）、Bumping、晶圆减薄（通过临时键合形成支撑，减薄背面露铜、背面形成bump）、解键合及wafer堆叠和后道封装。其中，TSV成孔、晶圆支撑（减薄）、微凸块制备及芯片堆叠为核心工艺。而如何堆叠芯片成为HBM公司最核心的考量因素。 TSV通孔难度提升，刻蚀机及电镀液为核心考量。和传统的内存和处理器直接基于PCB互联不一样，HBM是将DRAM芯片用TSV方法在3D方向上实现连接。此外，HBM芯片通过硅中介层，即interposer与处理器互联，实现近存计算，再通过封装基板与PCB连接。 根据三星，该工艺相较传统POP封装，即packageonpackage节省了35%的封装尺寸，降低了50%的功耗，并带来8倍的带宽提升。以HBM3为例，TSV通孔数大于5.6k，而芯片面积仅为11×11mm2。TSV的尺寸多为10μm×100μm和30μm×200μm，开口率介于0.1%~1%。而在HBM中，随着芯片厚度从一般中介层厚度300~400μm缩小到40~50μm，按深宽比20:1计算，开孔孔径将缩小到2~2.5μm，刻蚀及镀铜难度提升显著。 从3D堆叠成本看，4颗HBM堆叠在1颗逻辑芯片上，99.5%良率下，TSV工艺成本占比高达30%。而对TSV成本结构细拆，通孔刻蚀占比高达44%，填充占比25%，其次为减薄，占比24%。设备端，TSV深孔刻蚀机设备公司有望受益，如北方华创、中微公司等。材料端，TSV工艺核心材料为电镀液，电镀液决定了是否能够在深宽比大于10:1的深孔内完成无缺陷填充，且填充良率>99%。 电镀液成分负载，配方为核心，主要包括硫酸、铜离子、氯离子、加速剂、抑制剂和整平剂6种组分。理想的填充过程是自下而上的沉积过程，这就需要镀铜溶液中抑制剂、加速剂等不同添加剂的合理配比，来达到“孔内加速、孔口抑制”的效果，从而实现低电阻率、无空洞和高可靠性的硅通孔结构。电镀液推荐安集科技等。 晶圆减薄主要通过临时键合/解键合和晶圆减薄共同完成。随着HBM快速迭代，对晶圆减薄需求愈高。例如，三星3D热压键合封装方案中单片wafer厚度仅40μm。而进一步升级至HBM4，可能采用混合键合方案时，单片wafer厚度进一步减少为10μm。随着厚度减小，芯片需要通过临时键合至载片上，进行下一步减薄步骤，减薄完成后，再解键合释放。 过程中，如何排除键合层中心及边缘的气泡（可能导致分层及污染）和如何抗翘曲（翘曲过大会影响减薄过程中的平坦化和芯片碎裂）尤为重要，工艺也需与临时键合胶的选择相匹配。 此外，对晶圆减薄设备要求进一步提升。全球减薄机厂商主要包括日本Disco、东京精密（TOKYOSEIMITSU）、G&N等，CR3约为85%，其中DISCO份额最高，达到2/3。 根据DISCO对HBM芯片减薄方案，在切割前，需对晶圆边缘进行切割，以防止在薄片化过程中可能产生的边缘崩坏。当前，中国大陆对日本DICSO的DPG-8761机型应用广泛，可稳定地进行厚度在25μm以下的减薄加工。 如何实现极薄尺寸、极小间距下wafer的堆叠与连接是HBM公司核心竞争力。当前，bumppitch正朝着20μm甚至10μm方向演进，bump密度从1000bump/mm2向10000bump/mm2演变。 基于此，传统回流焊不再适用，TCB热压键合走入人们视野。比如美光、三星、海力士HBM2均用此方法。预先沉积一层非导电膜NCF控制翘曲，再进行热压键合，一次仅键合一片芯片，即，先真空吸附芯片，对位，其上的热压头升温使焊料熔化，热压头保持最高温几秒，等两侧焊料完全融合，热压头会快速冷却，无需280度高温的回流焊，因此避免了翘曲发生率。 三星最新HBM3E也沿用此方法，为实现12层堆叠，三星把NCF材料进一步减薄，chip间距压缩到业内最低的7微米。比上一代HBM38H产品垂直堆叠密度提升20%，AI训练速度提升34%。 并且为了缓解翘曲问题，三星在芯片连接时采用了不同大小的bump。小bump用于信号传输需要，大bump则放置在需要散热的部分。该方法同样利于提升产率。而海力士则采用不同的方法，从HBM3开始，海力士采用MR-MUF（批量回流模制底部填充）工艺。海力士通过改善焊接工艺，并将液态环氧塑封料一次性注入堆叠好的芯片间，实现低压填充并粘结。这样做有2个好处： 1）一片HBM仅需一次性回流焊，而热压键合需要每一个芯片都键合一次，所以能够大幅提升量产效率； 2）液态环氧塑封料的加入，能够提升热传导效率，HBM3E热传导速率是HBM2的2倍。 海力士当前最先进的HBM3E因为要达到12层堆叠，要求： 每个wafer减薄40%，wafer间距减少13%，这就使得对控制翘曲的要求更高。 海力士做了3件事： 1）用新的工艺阻止芯片翘曲。 2)在堆叠过程中，通过暂时施加热度使bump均匀连接； 3）在真空和70吨压力下采用新的EMC材料填充，从而实现12层堆叠。 下一代HBM堆叠>16层，可能采取HCB即混合键合的方式。如果JEDEC标准下，HBM4封装厚度需做到720μm以下，三星X-CUBEHCB方案或者海力士HBM4则需要采用混合键合工艺。该方式从本质上对原有封装方式完全颠覆，无需bump，在高度洁净平坦表面进行直接Cu-Cu键合。 举例而言，X-Cube(TCB)采用了25µm的微凸块间距和40µm的硅片厚度，而XCube(HCB)则只有4µm的微凸块间距和更薄的10µm硅片厚，带宽提高40~150倍，功耗效率也能提升30%。海力士HBM4预计2025年年底量产，三星HBM4预计2025年推出，美光HBM4预计2025推出。 总结而言，海力士MR-MUF方法吞吐量更大，约8000diesbonded/小时，一次键合，良率改进快，售价便宜，仅100万美元/台，良率几乎达到100%。TCB法更稳健，单次bonding时间短（几秒vs几分钟），翘曲风险低，但吞吐量较低，仅为1500diesbonded/小时，售价在200~300万美元/台，但无需其他附加设备。 混合键合设备精度最高，可以实现极低间距、极高密度的堆叠，售价与产能与热压键合一致，但需进行额外CMP、等离子切割、PECVD、等离子活化等工序。 设备端，推荐热压键合设备及混合键合设备，拓荆科技、华卓精科（拟上市）、华封科技（未上市）有望受益。材料端，如果采用海力士MR-MUF工艺，模塑底部环氧塑封料为核心材料，当前海力士采用松下CV8581MU系列饼状，该产品能够在极低缝隙下实现均匀填充，且翘曲控制优异。国内受益标的如华海诚科、联瑞新材。
3.2.3.HBM对测试提出更严苛要求 HBM新增KGSD（KnownGoodStackedDie）测试，带来测试厂商新机会。与常规DRAM芯片不同，HBM新增KGSD设计，最终产品以KGSD形式提供，因此对HBM的测试技术提出了重要挑战。常规DRAM芯片包括晶圆级测试和封装级测试。晶圆级测试包括晶圆老化（WLBI）、高低温测试和存储修复等，通过测试的晶圆方可进行封装。封装级测试主要包括高低温条件下的功能、电性能、电参数以及老化应力测试等。 HBM测试则包括晶圆级擦拭和KGSD测试。晶圆级测试针对DRAM芯片和逻辑芯片，逻辑晶圆需增加逻辑测试。测试合格的HBM晶圆进行切片和多层堆叠处理，形成KGSD产品，再进行KGSD测试。 与常规DRAM测试相比，HBMKGSD裸片测试的挑战主要由于KGSD非常敏感，而I/Obump数量、TSV数量巨大，直径、间距很小，如何提升测试的可靠性和准确性尤为重要，核心步骤包括逻辑芯片测试、动态向量老化应力测试、TSV测试、高速性能测试、PHYI/O测试以及2.5DSIP测试。 此外，由于直接用探针测试微凸点可能对其造成破坏，DRAM的微凸点间会增加铝垫作为测试触点，这就要求测试厂同HBM客户间加强协作，探针测试台价格也更高。推荐赛腾股份、华峰测控、伟测科技等。 4.设备机会梳理：先进封装卖铲人，国产破局正当时 先进封装将带动封装设备价值量提升。根据SEMI，2023年全球封装设备规模为41亿美元，占半导体设备市场约4%。由于周期下行，2023年设备市场有所收缩，随着AI等高性能计算、5G通信、先进封装等需求拉动，预计2024年封装市场将恢复增长，2025年预计提升至近60亿美元，2023-2025CAGR达20.5%。 从细分市场看，传统封装设备价值量占比较为均衡，主要来自于贴片机、划片机、引线键合、塑封/切筋设备。随着先进封装要求提升，更多前道设备及其他高端设备将进入封装赛道，预计将拉动封装设备价值量显著提升，且设备结构将发生变化，如2022年键合设备价值量占比提升5%。 从全球市场看，当前先进封装主要由AI云侧需求带动，核心聚焦COWOS及COWOS产业链带来的投资机会。根据产业链调研，一条COWOS产线（100万颗）总投资约15亿元，核心设备投资在10~12亿元。其中，CMP+研磨切割设备占比最高，达21%，固晶机占比第二，达13%，其次临时键合/解键合、FT测试机、电镀铜设备、光刻机排名前列。从工艺路线角度，COWOS带来设备的主要变动包括： 1）研磨切割+CMP减薄设备：COWOS封装对晶圆减薄技术要求明显提升，一般芯片厚度需要从晶圆720μm减薄到250~300μm，而HBM芯片厚度可能仅有40~50μm，对精度的控制也进一步提升。此外，除了GPU搭载HBM颗数带来的减薄增量外，大芯片减薄、TSV露铜、环氧塑封料也为研磨抛光带来新增量。 2）固晶机：先进封装对固晶机的稳定性、加工精度提出更高要求，比如，传统封装最高精度在10-25μm，而先进封装则需要控制在5μm以下。在效率上，传统封装UPH值在10k以下，而先进封装则可能提升到20-30k。单台价值量也从几十万提升至500万以上。从COWOS流程上看，HBM堆叠、芯片埋入、interposer放置、晶圆级塑封均需采用固晶机。3）此外，当前较成熟的HBM工艺所用热压键合设备，价值量略高于固晶机，可替代其直接进行堆叠及热压，在OW端具备增长潜力。 4.1.DISCO回顾：“切磨抛”护城河高筑，进军先进封装打开市场空间 划片减薄设备龙头，市占率达73-78%。DISCO起家于超薄树脂刀片和树脂砂轮的生产，1956年成功研制并量产出日本的第一批用于切割钢笔笔尖的超薄树脂砂轮，至此业务迅速发展。1970年，DISCO发布了首台DAS/DAD划片机，从工具进军设备领域，并逐步发展成“Kiru（切）、Kezuru（磨）、Migaku（抛）”三大核心技术。至今，凭借技术端的精益求精和客户至上的定制化服务，DISCO已确立了在划片与减薄设备的领导地位。2022年，DISCO在划片及研磨机全球市占率达到73-78%。 2022年，划片机市场规模约17亿美元，预计到2030年有望达到25.2亿美元。2022年，全球研磨机市场规模约8亿美元，2029年有望达到13亿美元。我们以HHI指数（赫芬达尔-赫希曼指数）来衡量各半导体设备行业集中度，划片减薄设备是除了光刻机、涂胶显影机以外第三大集中度的设备行业，DISCO有望在市场需求扩张中持续受益。 技术先发+卓越投资回报构筑强大护城河。2023财年，DISCO实现营业收入3075亿日元，创历史新高，毛利率达到67.8%，同比增加近3个百分点，同样创历史新高，净利率高达27%。其中，64%的收入来源于设备收入，划片机占比32%，研磨机占比28%。此外，DISCO体现出极其优异的盈利能力，回看其过去15年历史，ROE显著上升，刨除行业低谷期，基本能保持15%以上ROE，2023财年达到22%，体现出公司强大的护城河及高质量增长模式。 从产品看，DISCO产品覆盖硅片制备、前道晶圆制备、后道封装测试等多个环节，DISCO工艺不断迭代，陆续开发出独创“TAIKO”工艺（保留晶圆外围边缘，减少晶圆翘曲及崩裂）、DBG工艺（半切割+保护膜+背面减薄，减少晶片背面崩裂）、KABRA工艺（针对碳化硅激光切割），在切、磨、抛解决方案上先发制人。 从后道走向中道，率先受益于先进封装。受到AI需求拉动，HBM堆叠也呈现出层数逐步增多而芯片厚度逐步减薄的趋势，对高质量的研磨提出新的需求。DISCO的DGP8761提供了研削磨抛一体的解决方案，采用3轴结构，适用于高速研削加工，有助于缩短薄型晶圆的加工时间。可减薄至150μm，再进行CMP抛光，精度可达25μm，而前一代DFG8560研磨设备精度在100μm。公司研磨设备正从后道走向前道，市场空间被进一步打开。除了HBM外，COWOS对研磨设备需求也进一步上升，未来三年，DISCO有望跟随台积电CoWoS的扩产维持60-65%的高毛利率。 4.2.BESI回顾：固晶机龙头，混合键合势如破竹 BESI固晶机份额全球第一，先进封装固晶机市占率高达93%。根据TechInsights，2023年全球固晶机市场约9.6亿美元，预计到2026年，达到19.4亿美元，3年CAGR达26.4%。2023年，BESI76.8%收入来源于固晶机，共占据50%固晶机市场份额，在3.2亿先进固晶机（贴片精度<7μm）市场中，BESI占比高达93%，占据绝对领导地位，证明其在固晶精度和吞吐量上的强大软硬件实力。 核心客户主要包括安靠、日月光、甬矽电子、富士康、华天科技、英飞凌、中际旭创、英特尔、LGInnotek、美光科技、英伟达、恩智浦、意法半导体、通富微电、德州仪器、台积电等头部封装厂、晶圆代工厂、IDM厂等。 Besi穿越牛熊，实现收入及利润双增长。2006年至今，BESI体现出极强的韧性及活力，尽管收入及利润随周期波动，但每轮均值均大幅提升，2023年收入达5.79亿欧元，尽管处于下行周期，2006-2023年CAGR仍达到5.8%。BESI能成功穿越牛熊，且利润水平稳步提升，主要来源于两大重要战略： 1）产品定位高端化。BESI始终追求产品研发，生产高端产品，且希望提供客户较低购买成本的同时，实现产品的精准度、可靠性及吞吐量。2023年，Besi收入的70%来源于先进封装，其中，50%来源于最先进的放置精度在7μm以下的封装设备，这也赋予了BESI65%的高毛利率。 2）严格控制费用。自2007年起，BESI决定彻底重整国际运营及管理团队，精简人员，减少单位制造成本，将欧洲生产总部几乎完全搬到亚洲，销售费用率从2007年65.5%大幅下降到2023年35.1%，管理费用率从2007年25.1%大幅下降到2023年18.3%。而2023年，亚洲产值达到73.1%，人数占比也达到66.5%。发展亚洲灵活的供应链是BESI在动荡的半导体设备市场和低资本密集度中盈利的重要因素。
以先进封装做基石，以混合键合拔增速。BESI产品结构中，2023年固晶机占比76.8%，其中，58%为7μm以下精度的先进固晶机，16%为混合键合设备。BESI未来业务增长主要来源于两方面： 1）BESI核心业务的增长，主要来源于移动通讯（端侧/AI手机、相机及3D成像、AR/VR、5G通讯等，提供硅光共封、chiplet异构集成、光波导组件等解决方案）、计算（生成式AI引擎、超级计算机、数据中心等，提供2.5D/3D异构集成、HBM堆叠、硅光共封等）、汽车等领域带来的对封装业务的拉动。根据TechInsights预测，2024年封装设备市场将触底反弹，2024-2026年CAGR达到16.3%。BESI所在固晶、封装、电镀市场占总封装市场36%，且综合市占率达到42%，根据行业增速，BESI未来三年核心业务增速有望达到23.5%。 2）混合键合业务的巨大想象空间。BESI凭借其在机械工具及软件配合上的积累，在精准度和放置速度上的绝对优势，当前几乎是D2W混合键合的唯一玩家。和竞争对手ASMPT、Shibaura等相比，BESI的D2W设备已率先被下游认证达标。2023年，Besi混合键合系统安装数量提升到40套，客户从3家提升至9家，包括北美、欧洲、中国台湾和韩国客户，主要用于逻辑和存储。 此外，BESI和应材的深度绑定也让其混合键合方案具备高客户黏性。由于混合键合对于超高平整度及洁净界面、TSV刻蚀以及3D连接的要求，而应材的CMP、刻蚀、沉积/金属化解决了混合键合的前置核心条件，BESI+应材组合拳将帮助其快速攻城略地。根据BESI测算，在中性假设下，2027年混合键合设备需求有望达到340台，以200万欧元/台计算，混合键合带来的收入有望达到6亿欧元，成为未来核心支撑。此外，BESI首台C2WTCB设备也于2023年出货，可能提升其在TCB领域的渗透率。 4.3.HANMI：深度绑定海力士，热压键合增长迅速 受益于热压键合起量，HANMI盈利有望快速增长。Hanmi成立于1980年，起家于生产载体模具与封装注塑等塑封设备。公司主要产品包括热压键合机、倒装机、电磁屏蔽设备及切割设备，其中，电磁屏蔽设备占全球90%市场份额。目前HANMI已获得客户包括ASE、Amkor、英飞凌、STMicro、SPIL、PTI等全球半导体公司，以及中国公司长电科技、华天科技、立讯精密等，韩国公司SK海力士、三星电子等。 2017年，公司与SK海力士共同研发了HBM封装及2.5D封装的DualTCBonder。通过和海力士的深度绑定，公司近年来盈利迎来增速期。2023年，公司净利润达2672亿韩元，增速达到189.58%。 2023年HANMI首次出货DualTCBonder超级型号GRIFFIN和高级型号DRAGON，均为基于TSV芯片堆叠的双机台键合设备，以提高HBM3E和HBM3垂直堆叠的生产率和精度。此外，公司还推出了适用于混合键合的设备，以助力把握未来HBM4的市场份额。自2023年下半年以来，HANMI以超过1.5亿美元的价格从SK海力士获得了DUALTCBONDERGRIFFIN设备的订单（用于建立海力士清州工厂的新HBM产线，预计将HBM产能提升2倍）。 2024年，HANMI与美光科技签订了1600万美元的“DUALTCBONDERTIGER”的订单。此外，公司还于2023年推出了适用于台积电CoWoS的2.5D封装键合设备TCBonder2.0CW，用于将GPU与HBM连接到硅中介层上。根据公司预测，2024年，公司年收入有望提升至5500亿韩元，并于2025年实现1万亿韩元的目标。 4.4.国内厂家抢占先进封装赛道，国产替代有望突破 关注切割研磨设备、固晶机、键合设备厂商的边际增量机会。研磨减薄设备方面，光力科技在切割划片设备全球市占率排名前三，已开始布局减薄机及减薄-研磨一体机，其中，减薄机3230使用公司自主研发的高刚度高功率气浮主轴和气浮转台，在保证加工精度的前提下，具有灵活的工艺适配能力和较高的加工效率，目前已进入验证阶段；华海清科作为国内CMP龙头，全国市占率44%，基于自身对CMP设备领域的深耕和技术积累，开发出用于3DIC背面减薄的Versatile-GP300减薄抛光一体机，可以满足3DIC对超精密磨削、CMP及清洗的一体化工艺需求，其超精密晶圆磨削系统稳定实现了12英寸晶圆片内磨削TTV＜1μm，达到了国内领先和国际先进水平，在客户端验证顺利。 晶亦精微固晶机方面，新益昌为国内LED固晶机龙头，其半导体封装固晶HAD812系列在客户端导入顺利，华封科技、景焱智能、艾克瑞思等率先布局先进封装；键合领域，拓荆科技走在行业前列，其应用于晶圆级三维集成领域的混合键合设备顺利通过客户端产业化验证，实现了首台的产业化应用。芯源微主要设备为临时键合/解键合，已进入客户验证阶段。此外，华卓精科的主要产品临时键合设备、混合键合设备，走在晶圆级键合设备前列。 5.材料机会梳理：封装材料率先国产化突破，散热需求带来新成长 半导体材料国产化趋势确立，先进材料替代空间广阔。2022年全球半导体材料市场销售额727亿美元，其中中国大陆半导体材料销售额130亿美元，占全球市场占比17.8%。中国大陆半导体材料从2020年提速显著，19-22年CAGR达到14%，主要跟随材料链国产化需求提升，叠加本土供应链服务、成本优势，半导体材料端加速趋势确立。 半导体材料主要分为晶圆制造材料和封装材料，晶圆制造材料包括硅片、光刻胶、湿电子化学品、前驱体、电子特气、CMP相关材料，占半导体材料市场规模61%，封装材料包括封装基板、引线框架、键合丝、环氧塑封料、底填胶等，占比39%。 2022年封装材料市场规模为261亿美元，预计2027年达298亿美元，5年CAGR达2.7%。目前国内半导体材料在中低端材料、传统封装领域国产化率已达到50%以上，但诸如I/K/A线光刻胶、功能性湿电子化学品、先进封装材料等国产化率仍不足20%，部分甚至小于5%，国产替代空间广阔。 半导体材料国产化趋势确立，先进材料替代空间广阔。先进封装端，除了由封装基板替代引线框架的趋势以外（可参考国君产业研究报告《先进封装产业链深度报告（一）（二）》），COWOS链材料环节变动主要在：1）前端制造材料在先进封装侧的率先国产化突破机会：包括CMP步骤提升带动下的相关耗材（抛光液、抛光垫等）、先进封装需求提升的电镀液等功能性湿电子化学品机会；2）基于高集成、高功耗、轻薄化下的散热、应力释放需求的新兴材料机会：包括底部填充胶、TIM热界面材料等。 5.1.CMP材料随减薄需求上量，电镀液国产替代正当时 CMP抛光液和抛光垫在抛光占比80%以上，客户壁垒高。化学机械抛光（CMP）是集成电路制造过程中实现晶圆表面平坦化的关键工艺。在工作过程中，待抛光材料被固定在抛光头上，对抛光头施加一定压力使其与抛光垫充分接触，电机旋转，抛光液以一定流量滴加到抛光垫，在离心力作用下分布在整个抛光垫上，抛光液将抛光基底材料氧化，形成较软的一层氧化膜层，再通过机械摩擦去除。如此反复化学-机械摩擦，达到有效抛光。 从0.35~0.25μm技术节点开始，CMP技术成为唯一可实现全局平坦化的IC关键技术。0.18~0.13μm开始，CMP成为铜互联必不可少工艺制程。65nm以下，低k介质材料逐步取代传统的SiO2。而到30~20nm时，基于钴互联技术的CMP成为又一发展方向。 此外，在14nm以下，CMP也已发展成为FinFET、TSV的关键技术。随着工艺制程和技术节点的不断推进，CMP的数量也在提升，比如14纳米以下逻辑芯片工艺要求的关键CMP工艺将达到20步以上，使用的抛光液将从90纳米的五六种抛光液增加到20种以上，7纳米及以下逻辑芯片工艺中CMP抛光步骤甚至可能达到30步。在COWOS封装中，HBM减薄、interposer双面研磨等多工艺步骤需要用到CMP减薄，且HBM搭载颗数提升、厚度减薄均会对CMP提出更高要求。 抛光液及抛光垫是抛光过程成本占比最大的2类材料，分别占据49%和33%。二者均需与客户维持高粘性，性能指标以客户需求为导向，从研发起即需要与客户的紧密合作，一旦认证通过后，新来者难以进入。 电镀液国产化率较低，近年逐步突破。目前电镀液主要用于两类： 1）前道制程的大马士革工艺，在8英寸及以上晶圆、130nm以下芯片制造中得到广泛应用。在制造过程中，采用电镀工艺填充已经刻蚀好的Via和Trench，需要通过调节电镀液及添加剂如加速剂、抑制剂、整平剂等配方，实现填充效果的平整度。 2）除了传统引线框架类电镀产品外，先进封装的凸块电镀（Pillarbump、Solderbump、Goldbump）、再分布线（RDL）、硅通孔（TSV）均需用到电镀液及添加剂。2023年，全球电镀液市场规模达10.5亿美元，其中，铜大马士革6.75亿美元、封装用电镀液3.75亿美元。 2022年电镀液龙头Umicore和MacDermid市占率分别达23%和22%，国内公司上海新阳和艾森股份市占率分别为3%和1%。前端制程及先进封装用电镀液是当前国产化率最低的功能性湿电子化学品之一，不足5%，突破的产品主要集中在硫酸铜基液，而添加剂、锡银电镀液、大马士革铜电镀液等仍在测试认证阶段。主要由于电镀液最终要留在器件上，产品验证周期、产品一致性要求更高，下游客户轻易难以更换供应商。 随着对供应链安全、材料降本空间等多方位考虑，2020年以后电镀液国产化进程加速，当前包括上海新阳、艾森股份、安集科技等电镀液产品国产化已突破。 5.2.先进封装胶材大有可为，热界面材料大势所趋 先进封装胶材前景广阔，国内企业积极布局。Underfill底部填充胶通过填充基板与芯片间的空隙、或以凸点连接的芯片与芯片之间的空隙，缓解芯片封装中不同材料之间热膨胀系数不匹配带来的应力集中问题。按填充工艺与组装工艺的先后顺序不同，底部填充工艺分为后填充（Post-Filling）和预填充（Pre-appliedUnderfill）两种。其中，组装后底部填充技术主要用于传统回流焊中，在完成倒装芯片互连之后进行底部填充，最常用的材料为毛细管底部填充料（CapillaryUnderfill，CUF）和塑封底部填充料（MoldedUnderfill，MUF）。 CUF工艺利用毛细管在芯片侧面注入底部填充材料来填充凸点间隙，之后加热固化，再使用标准塑封化合物将器件整体密封，起到保护封装体的作用。而MUF工艺则将mold和underfill二者结合，在进行塑封的同时，底部填充料进入芯片和基板间的空隙中，随后一起固化、密封，比CUF工艺更简单、更快速。海力士HBM2E及以后的倒装回流焊工艺即用到MUF材料，该材料由海力士和日本松下联合研发，其结温比TC-NCF低14℃，导热性更优异。 预成型底部填充技术所用材料不再为流动态，在回流焊及热压过程中一次成型，无需再去除助焊剂。其中，热压键合可采用NCP或NCF的方式，涂覆/黏接/底部填充工艺一次成型，通过热压让凸点和焊盘直接接触实现电气互连，同时采用无孔洞底部填充技术提供了更高的可靠性。常用TCB-NCF材料为改性环氧树脂（丙烯醇和环氧树脂），在80～95℃下具有高流动性，在该温度下可实现无孔洞层压。根据ResearchandMarkets，2023年全球底部填充胶市场规模为3.64亿美元，预计2030年增加到5.82亿美元，CAGR6.9%。当前底部填充胶主要生产企业包括德国汉高、美国AIMsolder、日本昭和电工、日本松下、日本长濑等企业。近年包括德邦科技、鼎龙股份、华海诚科、回天科技等公司已率先布局。 热界面材料需求凸显，国内厂商正突破。在先进封装中，随着堆叠密度提升，需要热界面材料（ThermalInterfaceMaterial,TIM）以实现散热升级需求。热界面材料主要用于填充电子元件和散热器间空气的间隙，建立有效热传导通道，可以大幅降低热阻，使散热器作用得到充分发挥。其中,TIM1主要放置在芯片和散热金属盖之间，TIM2主要放置在半导体封装外部和散热器之间。按材料划分，热界面材料主要有有机硅系材料（硅油、硅胶、导热硅脂、导热凝胶、导热硅胶片）、导热相变材料（以热塑性聚合物为基体，包括聚烯烃、低分子量的聚乙烯、丙烯酸树脂等）、液态金属TIM材料等。 根据PrecendenceResearch，2023年全球热界面材料市场规模42.1亿美元，2033年有望增长至113.7亿美元，2024-2033年CAGR达10.49%，其中流动态导热油脂占据较大规模。国内德邦科技走在最前列，布局芯片级导热界面材料，部分型号已获得关键客户验证通过。此外，近年来国内厂商在上游原材料球形氧化铝上也有国产化突破，联瑞新材低放射性高纯度球形氧化铝粉已销售至行业领先客户；壹石通应用于高端芯片封装领域的Low-α球形氧化铝产品已具备量产条件，对日韩客户的送样验证工作在持续推动。 | 
