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二维Two-dimensional (2D) 半导体，因其无悬空键的表面，以及集成到各种衬底的能力，而不受传统晶格匹配的限制，在三维单片monolithic three-dimensional (M3D)集成方面，显示出了巨大的潜力。然而，由于原子级的薄体厚度，2D半导体与微电子学中的各种高能工艺不兼容，其中多个2D电路层的M3D集成是具有挑战性的。 今日，湖南大学Donglin Lu，刘渊Yuan Liu等，在Nature上发文，报道了一种低温M3D集成方法，通过整个预制电路层的范德瓦尔斯van der Waals (vdW)层压 lamination技术，其中处理温度控制在120°C。通过进一步逐层重复范德瓦尔斯vDW层压工艺，在垂直方向上，实现了具有10个电路层的M3D集成系统，克服了先前的热预算限制。电学表征表明，在顶部重复层压范德瓦尔斯vDW电路层后，底部2D晶体管不受影响。此外，通过范德瓦尔斯vDW层间通孔垂直连接不同层内的器件，实现了具有所需系统功能的各种逻辑和异构结构。这一成果提供了一种低温方法，用以制造具有更多层数的三维单片M3D集成电路。
Monolithic three-dimensional tier-by-tier integration via van der Waals lamination. 通过范德瓦尔斯层压的整体三维逐层集成。
图1:三维单片monolithic three-dimensional，M3D逐层集成工艺。
图2:基于不同制造工艺，MoS2晶体管的电学特性。
图3: 多个电路层范德瓦尔斯van der Waals，vDW三维单片M3D集成的逻辑功能。
图4: 异构三维单片M3D集成和垂直互连。 文献链接Lu, D., Chen, Y., Lu, Z. et al. Monolithic three-dimensional tier-by-tier integration via van der Waals lamination. Nature (2024). https://doi.org/10.1038/s41586-024-07406-zhttps://www.nature.com/articles/s41586-024-07406-z本文译自Nature。
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