随着电子技术的高速发展，更高密度、更小型化、更高集成化以及更高性能的封装需求给 半导体制造业提出了新的挑战。由于物理限制，芯片的功能密度已达到二维封装技术的极限，不能 再通过减小线宽来满足高性能、低功耗和高信号传输速度的要求；同时，开发先进节点技术的时间 和成本很难控制，该技术的成熟需要相当长的时间。摩尔定律已经变得不可持续。为了延续和超越 摩尔定律，芯片立体堆叠式的三维硅通孔 （TSV） 技术已成为人们关注的焦点。综述了 TSV 结构及 其制造工艺，并对业内典型的 TSV 应用技术进行了分析和总结。 芯片是信息社会发展的基石，在人工智能、高性 能计算和 5G/6G 通信等关键领域发挥着重要的作用， 作为数字经济中的“硬科技”，芯片发展正得到前所未 有的重视。而人们对高速、高密度、小尺寸和多功能电 子器件的需求推动了 3D 集成封装技术的发展。 3D封装是将不同功能的芯片异质集成到一个封 装体中，信号从芯片的正面传递到背面，实现了堆叠 的多层芯片之间（如图像传感器、MEMS、RF、存储器） 的信号传输，为高性能计算、AI 等提供更小的封装尺 寸、更高的互连密度和更好的性能，3D 集成技术的 应用与前景如图 1 所示。3D 集成技术中芯片之间的互 连方式主要有引线键合、球栅阵列和 TSV，而使用 TSV 转接板进行 3D 集成已经在多款高端产品中得到 应用。典型产品包括三星量产的基于 TSV 和微凸点互 连的 64 GB DRAM 和英特尔采用 Foveros 3D 封装技 术的 Lakefield 处理器。华天科技有限公司开发的硅基 埋入扇出三维封装（eSinC）技术，通过重布线（RDL）和 Via-Last TSV 技术将不同工艺节点或不同功能的芯片 集成到 1 个封装体中，可以实现三维异质异构集成封 装。三星推出的 3D 封装技术 X-Cube 采用 TSV 技术 进行不同芯片之间的通信连接，可以将 SRAM 存储芯 片堆叠到主芯片上方，减少芯片面积，提高集成度，采 用该技术封装完成的芯片拥有更强大的性能以及更 高的能效比。台积电提出的 3D 系统级集成单芯片 （SoIC）技术的凸点间距最小可达 6 μm，是 3D 封装的 最前沿技术。显而易见，未来使用的电子产品中，采用 TSV 硅转接板进行 3D 集成的芯片封装比例会越来越高。目前用于三维互连与集成技术的 TSV 直径约为 5~10 μm，深宽比约为 10∶1。与其他技术的发展方向相 似，TSV 的直径、间距、深度以及微凸点的尺寸和节距 等关键尺寸亟需缩小。目前更小尺寸和更细节距的 TSV 技术（如直径为 1~3 μm）已在研发中，未来有望 实现亚微米直径的 TSV。量产的重布线技术中的最小 线宽和间距约为 2 μm/2 μm，未来也会逐渐缩小到亚 微米水平。缩小关键尺寸可以在提高集成密度的同时改善产品性能。
本文介绍并比较了 Via-First、Via-Middle、Via-Last 3 种不同的 TSV 集成方案，针对 TSV 技术中的各个核 心步骤做了详细的讲述，综述了硅通孔三维互连与集 成技术在 3D 晶圆片级芯片规模封装（WLCSP）、3D 扇 出封装（FO）、2.5D CoWoS 和 3D IC 先进封装领域成 功应用的范例，阐述当前技术现状并探讨存在的技术 难点及未来发展趋势。 1.1 TSV 定义和基本结构 TSV 是 1 种连接硅晶圆上、下两面并与硅基板和 其他通孔绝缘的电信号互连结构。硅通孔的起源要追 溯到 1958 年 William Shockley 申请的一项名为“半导 体晶圆及其等效化方法”的专利，其目的是通过硅通 孔将上、下 2 片晶圆连接起来，如图 2（a）所示。根据 TSV 的定义，可以知道 TSV 的基本结构主要包括穿 透硅基板的导电填充物及与侧壁的绝缘层，如图 2 （b）所示。为了实现硅基板上下面的电气互连，同时还 需要正面和背面的互连层，以实现信号的互连和再 分布。
1.2 TSV 工艺流程概述 TSV 工艺流程包括多种方法，对于三维集成电路 而言，TSV 工艺分为 Via-First、Via-Middle、Via-Last，其 中 Via-Last 又 分 为 晶 圆 正 面 的 后 孔 （Front Side Via-Last）及从晶圆背面的后孔（Back Side Via-Last）技 术。Via-First 型一般是指先在硅晶圆上加工 TSV，然后 再加工其他包括电路的器件，目前主要指 TSV 转接板 的制造，在 TSV 制造之后不再加工有源器件，直接加 工互连层；Via-Middle 型一般是指 TSV 在器件加工与 后道互连加工之间形成，是目前 IC 工厂主要采用的方 案，很多机构将 TSV 转接板的加工也归为 Via-Middle 型；Via-Last 是指 TSV 在所有 IC 工厂工艺完成之后 进行，可以由晶圆级封装工厂独立完成，是目前 TSV 产业化最为成熟的方案之一。图 3 描述了不同 TSV 工 艺流程的步骤。
1.3 Via-First 工艺 Via-First 工艺是指在器件结构制造之前先进行通 孔结构制造的 1 种通孔工艺方法。晶圆上先形成通孔 结构，并在孔内沉积高温电介质（热氧沉积或化学气 相沉积），然后填充掺杂的多晶硅，最后通过化学机械 抛光（CMP）去除多余的多晶硅。这种方法允许使用高 温工艺来制造绝缘化的通孔（即高温 SiO2 钝化层）并 填充通孔（即掺杂的多晶硅）。由于多晶硅通孔的高 电阻率，Via-First 工艺并未被广泛用于有源器件晶圆。使用 Via-First 工艺的图像传感器和微机电系统产品 数量有限，对于这些应用，通孔尺寸较大（大于 100 μm）， 因此掺杂多晶硅通孔的电阻是可以被接受的。 在 Via-First 方法中，TSV 在晶圆的器件侧形成， 然后进行键合和减薄处理。TSV 可以在一开始就引入 到器件流程中，这意味着热负载没有限制。Via-First 工 艺中掺杂了大量多晶硅，这让设备具有了在制造初期 集成 TSV 的能力。多晶硅允许使用高热负载，这在高压情况下是一个主要优势，因为它允许使用热氧化物 作为隔离材料。低电阻率是 TSV 填充材料的关键点之 一，在后端中其他材料如钨也可以用于 Via-First 方法。 1.4 Via-Middle 工艺 TSV 可以实现从有源侧到芯片背面的电连接，为 其提供最短的互连路径，并为最终的 3D 集成创造途 径。TSV 可以在 IC 制造过程的不同阶段实现，而 Via-Middle 工艺应用在前端器件制造工艺（FEOL）之 后、后端器件制造工艺（BEOL）之前，可以实现高质 量、高可靠的三维互连。 Tezzaron 是最早提出 Via-Middle 方法的人之一， 他演示了在 FEOL 处理之后实现埋入式 W-TSV 触 点，然后在 BEOL 中互连堆栈。2006 年，BEYNE提 出了 1 种使用铜 TSV 的 Via-Middle 方法和 1 种芯片 到芯片或芯片到晶圆的堆叠方法，被大多数半导体公 司作为三维集成流程的参考。2011 年，IMEC 在 300 mm 晶圆上推出了直径为 5 μm、深度为 50 μm、深宽比为 10∶1 的符合行业标准的 Via-Middle TSV 模块。2016 年，BEYNE进一步提出了直径为 5 μm、深度为 50 μm 的 TSV 三维集成技术，同时提出了 1 种用于预 测设备应力影响的验证模型。多层三维模具堆叠组件 如图 4 所示，使用铜 TSV 作为微凸点，将芯片热压键 合（TCB）到模具正面的电镀微凸点上，并直接将其用 于 3D 芯片堆叠，可得到间距为 20 μm、直径为 5 μm、 深度为 50 μm 的 6 层 TSV 堆叠组件。
Via-Middle 工艺的主要步骤如图 5 所示。它由光 刻、TSV 刻蚀、氧化层沉积、扩散阻挡层和种子层沉 积、TSV 镀铜和铜退火、CMP 组成。该技术已应用在 2.5D 及 3D 封装等多种高端封装领域。Xilinx 公司将 Via-Middle 技术应用在 FPGA 产品上，制作了具有数 千个节距为 45 μm 微凸点的硅中介层测试芯片。硅中 介层厚度为 100 μm，通过节距为 180 μm 的 C4 凸点 安装在尺寸为 42.5 mm×42.5 mm 的基板上，优化了 TSV 制造工艺步骤和安装在无铅微凸点 TSV 中介层 上的大型逻辑芯片的组装工艺，以及元件在有机衬底 上的组装方式，Xilinx 的 FPGA 产品芯片剖面图如图 6（a）所示。美光公司使用 Via-Middle 型硅通孔和复杂 的键合封装技术构建DRAM 和逻辑存储器堆栈，增加 宽带，改善信号延迟，减小芯片尺寸，美光公司 HMC 产品示例如图 6（b）所示。SK 海力士公司 通 过 Via-Middle 工 艺 制 备 了 8 GB 堆 叠 高 带 宽 内 存 （HBM），通过在 HBM DRAM 中配置直接存储端口和 各种逻辑测试单元，存储器能够在 Chip-on-Wafer （CoW）水平上执行 TSV 故障修复，大大提高了测试的可靠性。
1.5 Via-Last 工艺 最常见的 Via-Last TSV 集成流程与 Via-First TSV 和 Via-Middle TSV 集成流程类似，区别在于，Via-Last TSV 在键合晶圆平台上实现，图 7（a）为 Via-Last 工 艺流程图。首先将晶圆与玻璃进行临时键合及整面减 薄，结合光刻工艺和干法刻蚀工艺制备直孔刻蚀形 貌，接着采用化学气相沉积制备绝缘层，以及采用干 法刻蚀完成氧化硅刻蚀，紧接着用物理气相沉积法沉积金属种子层，电镀填充硅通孔后，用化学机械抛光 除去表面金属，随后沉积金属种子层、光刻线路、整面 电镀、除去光阻和刻蚀金属种子层，从而形 成线路。此 流程的 1 个优点是 RDL 线宽 / 线间距与 Via-Last TSV 单点工艺无关，精细的 RDL（2 μm/2 μm）仅受光 刻工艺和湿法刻蚀工艺的限制。然而，在临时键合晶 圆上进行 CMP 是本流程的一个挑战，文献[13]中有针 对性的讨论和分析。一个挑战是 CMP 后晶圆边缘的 铜残留物难以去除；另一个挑战是 TSV 图案使临时键 合晶圆上的 CMP 均匀性差。除此之外，其还存在制造成本相对较高的问题。
另一种 Via-Last TSV 流程可以单步完成 TSV 线 路，图 7（b）是此流程的工艺流程图。这一流程中形 成金属种子层之前的流程与一般 Via-Last TSV 一致；在形成金属种子层之后，对线路进行光刻、整面电镀、 除去光阻和刻蚀金属种子层，一步形成线路。此流程 工艺简单，成本低，但是 RDL 线宽、线间距的工艺能力 有限（>5 μm）。通常，TSV 电镀铜时需要厚的金属种子 层，因此，在电镀铜完成后需要进行较长时间的湿法 蚀刻来消除种子层。除非能够实现对湿法蚀刻工艺的 良好控制，否则在经过长时间湿法蚀刻后，当线宽、线 间距都 <5 μm 时，线路可能会塌陷。 另一种 BEOL 同样可以单步完成 TSV 线路，工艺 流程如图 7（c）所示。首先将晶圆与玻璃进行临时键合 及整面减薄，然后结合化学气相沉积法、光刻工艺和 氧化硅刻蚀工艺制备具有线路图形的绝缘层，接着采 用光刻工艺、干法氧化硅刻蚀和干法硅刻蚀制备直孔 形貌，同时采用干法刻蚀完成氧化硅刻蚀，紧接着用 物理气相沉积法沉积金属种子层，电镀填充硅通孔后 用化学机械抛光消除表面金属，形成线路。这种集成 流程可以实现非常细的线宽和线间距，但是成本可能 很高。此外，这种 Via-Last TSV 流程还面临临时键合 晶圆上 CMP 不均匀的问题，因此需要对临时键合工 艺进行优化，需要特定的键合技术和键合胶来解决 在 CMP 中观察到的问题。 还有一种替代 CMP 的 TSV 工艺流程，其具有以 下优点：1）可实现精细的 RDL 线宽、线间距（＜2 μm）；2）不需要 CMP 工艺，因此对临时键合技术和键合胶 没有要求；3）CMP 工艺被更便宜的湿法蚀刻工艺所取 代，因此成本较低。这种无 CMP 的流程与一般 Via-Last TSV 流程相似，其中 CMP 工艺被湿法蚀刻工 艺所取代，详细流程如图 7（d）所示。TSV 深孔电镀后， 由湿法蚀刻工艺取代 CMP 消除铜覆盖层和铜 / 钛 PVD 种子层，然后进行铜退火，并形成 RDL。采用湿 法蚀刻工艺代替 CMP，工具和材料成本可降低约 8%。这使其成为更具成本效益的 Via-Last TSV 集成流程 之一，与 TSV 和 RDL 单步电镀流程相当。此外，因为 用于 RDL 电镀的铜种子层更薄，此种无 CMP 的 Via-Last TSV 集成流程还可以形成精细的铜 RDL 线 宽、线间距（＜2 μm）。
TSV 填充金属有 3 种方式：完全填充、侧壁填充 和半填充。完全填充 TSV RDL 如图 8（a）所示，适用于 高密度 TSV 应用；半填充 TSV RDL 如图 8（b）所示， 在一些研究中有提到。侧壁填充 TSV RDL 如图 8 （c）所示，在 TSV 侧壁覆盖 1 层线路，可用于线路相对 不密集的情况。
综上所述，基于 TSV 工艺在整个芯片制造流程中 的相对位置，主流的 TSV 工艺可分为 Via-Middle 和 Via-Last 2 条路线。Via-Middle 是目前主流 IC 工厂加 工 TSV 选用的集成方案，主要应用于包括 TSV 转接 板和预埋 TSV 的芯片。而在 Via-Last 型集成方案下， TSV 在所有芯片制造工艺之后进行，其可以从背面加 工也可从正面加工，目前产业界主要是从背面加工 TSV，与正面焊盘直接形成电互连通道。其最典型的产 品应用是 CMOS 图像传感器（CIS）。 2.1 TSV 刻蚀技术 硅刻蚀起源于 MEMS 新产品开发需求，因其气体解离程度很高，又被称为深度反应离子刻蚀（DRIE）。 最常用的 DRIE 工艺被称为“博世”工艺。该工 艺交替使用短步骤的六氟化硫（SF6 ）等离子体来快速 且各向同性地消除硅、短步骤的八氟环丁烷（C4F8 ）等离子体沉积来保护侧壁。在用 SF6 进行下个刻蚀步骤 的第一步时，聚合物层将在特征底部被移除。由于使用“F”自由基进行硅刻蚀，该工艺能提供非常高的刻 蚀选择比和蚀刻速率。除了 SF6 和 C4F8 以外，硅刻蚀过程的因素如偏置比频率、压强、气流量、温度和占空比 等参数，也会影响刻蚀形貌。 由于 TSV 的深度为 50~300 μm，即使刻蚀速率高 达 10 μm/min, 300 μm 的 TSV 也需要 30 min 才能完 全刻蚀。因此，使用基于氟化学反应的等离子驱动器， 有利于相对快速地完成硅刻蚀，制备垂直硅通孔；当 然，如果制造过程过于激进，硅通孔的形貌会受到显 著影响，出现明显缺陷。常见的硅刻蚀侧壁缺陷为粗糙度大、硅缺口（Notch）和“微草”，这些缺陷会直接影响 TSV 集成的电性表现。 在 TSV 中，粗糙的扇形轮廓会给后续的金属填充带来问题。轮廓角度和侧壁表面粗糙度在大多数应用中是非常重要的，硅刻蚀用于硅模具制造时，扇贝锯齿形轮廓会造成脱模困难，所以制备平滑的直孔形貌对于硅刻蚀应用非常重要。为了尽量减小直孔侧壁的扇形锯齿轮廓，制备垂直且光滑的通孔，有研究尝试在干刻蚀后用氢氧化钾（KOH）和异丙醇（IPA）进行湿刻蚀以促使表面平滑，降低侧壁粗糙度，但此工艺较 复杂，没有被广泛应用。在干法刻蚀步骤中加入氧气 也可以促使表面更光滑，但会降低刻蚀的选择性。传统的刻蚀工艺配方会产生 100~200 nm 的侧壁扇贝锯齿。对刻蚀过程进行优化，以牺牲侧壁轮廓角度为 代价来减少钝化时间，侧壁纹波可达到 10 nm 左右，但 是此时硅形貌属于斜孔。刻蚀速率随着深度的增加而 降低（负载效应），沟槽侧壁上部的扇贝比下部的扇贝更深、间距更远，也就是说，表面粗糙度随着深度的增加而降低。因此，硅通孔刻蚀时，采用稳态一步法去完成第一部分刻蚀，然后采用时间复用法刻蚀到最终深度，以减少沟槽侧壁粗糙度。然而，用这种方法制成的 TSV 刻蚀形貌有 2 种工艺之间的明显过渡，如图 9 所示。
扇贝锯齿轮廓与许多工艺参数相关。研究发现， 在保持通孔垂直的前提下，当过程控制良好时，扇贝 剖面上的峰谷距离可在 50 nm 左右；同时发现功率与 压力的比值对扇贝的形状有重大影响，二者比值越 大，扇贝的外形越光滑；另外，合理使用 C4F8 沉积保护 层可以有效降低侧壁粗糙度。为了抑制侧壁扇贝锯齿 的产生，刻蚀和钝化周期通常只维持几秒钟（约 3~5 s）。由于停留时间短，循环步骤会导致气体在转变过程中 发生重叠和混合。人们认为，等离子体环境中的这种 气体混合会促进副产物聚合。然而，这种气体的混合 可能会使通过改变刻蚀和钝化周期控制轮廓变得困 难。因此，有时在刻蚀和钝化步骤之间会引入第 3 个 步骤以完全排出反应物气体。实践证明，添加第 3 步 有利于控制刻蚀形貌。刻蚀轮廓随着沟槽深度或纵横 比的变化而变化，解决这一问题的实用方法是创建 1 个多步骤工艺配方，根据深度改变偏置功率或直流偏 置电压。直流偏置电压随着刻蚀步骤时间的变化可以 改善整体轮廓，但不同步骤之间的轮廓可能存在明显 的过渡，因此，增加更多的步骤或随时间不断变化的 直流偏置电压可以获得更平滑的轮廓。 Notch 缺口是直孔刻蚀中常见的现象，缺口指的 是由于电荷积累在硅与下垫层的边界上产生的特殊 横向刻蚀，它只发生在硅下面有介电层的地方。最初， 在 MEMS 制造的绝缘体结构上刻蚀硅时可以观察到 Notch 缺口，其中绝缘体层分布在晶圆的背面。在某些 硅通孔应用中，刻蚀停止层通常是 SiO2 或 SiN，被用 于防止冷却氦泄漏，但在晶圆刻蚀时可能会引入 Notch 缺口。当存在显著的微加载时，缺口会变得更加 严重，由于加载效果需要适度的过度刻蚀，在刻蚀停 止暴露后会继续刻蚀一段时间，以允许完全清除整个 晶圆上的硅。防止产生过大缺口的第 1 种方法是在过 刻蚀期间通过增加沉积步骤的长度来增加聚合物的 厚度；第 2 种方法是增加离子刻蚀机的真空腔室压力， 当压力增加时，离子能量降低，导致聚合物的溅射率低，从而减小了缺口的尺寸；还有一种方法是调整等 离子刻蚀机的电极功率，将加载功率从连续式改为分 段的间歇式或瞬时的脉冲式，当加载功率不连续时， 在有功率段硅通孔内发生离子电荷反应，无功率段硅 通孔内离子电荷消散，从而有效控制了硅通孔内的离 子电荷，最终有效控制硅通孔的底部缺口。 微草是刻蚀后在底部表面残留的聚合物形成的 硅微柱。解决这个问题的方法是增加偏置功率消除基 础聚合物；但增加偏置功率可能会产生一些副作用， 较高的偏置功率可能会破坏侧壁上的钝化层，在侧壁 上形成瓶状形貌。另外，通过增加刻蚀步骤时长也可 以控制微草问题。其他可以减少微草的参数包括温 度、电感耦合等离子体（ICP）功率和压力。当温度较低 （-10 ℃）时，钝化层沉积速率高，刻蚀速率低，可能产 生微草，而较高的温度有助于微草的清除。由于钝化 层沉积程度的不同，微草也会受到特征尺寸或长宽比 的影响。小开口孔型由于孔底较难沉积钝化层，发生 微草的可能性较小；大开口孔型由于孔底容易沉积钝化层，极易发生微草现象。 除了侧壁缺陷以外，文献[24]报道了 3 种在 TSV 刻蚀过程中造成硅侧壁和表面缺陷的机制：第 1 种是 由于在钝化步骤和刻蚀步骤之间的过渡阶段残留的聚合气体的参与，形成的向下的表面缺陷；第 2 种是由 于刻蚀剂攻击硅和侧壁聚合物之间的界面，形成的向 上的表面缺陷（虽然侧壁聚合物的厚度足以保护硅表 面，但如果不及时将刻蚀步骤切换到钝化步骤，则表 面会不可能避免地产生缺陷）；第 3 种是通过硅各向同 性刻蚀，由于不良的聚合物沉积或侧壁聚合物内部的 空隙形成的海绵状表面缺陷。这 3 种表面缺陷被认为 是影响 TSV 集成和封装可靠性问题的主要因素。 2.2 TSV 侧壁绝缘技术 TSV 侧壁需要绝缘，防止金属和硅之间发生短路，这对器件的可靠性至关重要。通常情况下，TSV 的 介电绝缘层需要良好的台阶覆盖和均匀性，以保证高 击穿电压、低漏电流、不开裂、低应力和工艺温度相容 性。TSV 中金属与硅之间的电绝缘层的制备采用了不同的工艺。由于 SiO2 易于在硅表面沉积而被广泛用作 绝缘体，许多氧化过程如热氧化、等离子体增强化学气相沉积（PECVD）和亚大气化学气相沉积（SACVD） 已经被广泛研究。由于在低压和低沉积速率下分子平 均自由程增加，热氧化工艺和 SACVD 工艺提供了非 常高的步骤覆盖率和一致性。然而，这 2 种方法有一 些明显的缺点。热氧化工艺在 700~1 100 ℃高温下进 行，台阶覆盖率 100%，SACVD 采用 O3/TEOS 在 400 ℃ 下沉积 SiO2，工艺温度比热氧化工艺稍低，台阶覆盖 率大概 50%，然而由于 MEMS 和 CMOS 等器件中使 用的材料之间的热膨胀系数不匹配，较高的温度可能 导致额外的应力及损伤，无法采用高温工艺；另外， Via-Last TSV 使用临时键合技术，而临时胶的耐温性 约为 200 ℃；因此，热氧化工艺和 SACVD 工艺无法应 用于 Via-Last TSV 工艺中。另外，SACVD 工艺沉积 SiO2 的速率低，氧化膜通常存在拉伸应力，不利于器 件的可靠性。PECVD TEOS 工艺 |
